JP3466501B2 - セレクタ - Google Patents
セレクタInfo
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- JP3466501B2 JP3466501B2 JP08401999A JP8401999A JP3466501B2 JP 3466501 B2 JP3466501 B2 JP 3466501B2 JP 08401999 A JP08401999 A JP 08401999A JP 8401999 A JP8401999 A JP 8401999A JP 3466501 B2 JP3466501 B2 JP 3466501B2
- Authority
- JP
- Japan
- Prior art keywords
- selector
- address
- signal
- group
- selector output
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、複数のアドレス端
子に入力されたアドレス信号によって、複数の出力端子
から任意の出力端子を選択するセレクタにおいて、特
に、所定のグループ単位毎に複数の出力端子を選択し、
選択された出力端子から有効な信号を出力するセレクタ
に関する。
子に入力されたアドレス信号によって、複数の出力端子
から任意の出力端子を選択するセレクタにおいて、特
に、所定のグループ単位毎に複数の出力端子を選択し、
選択された出力端子から有効な信号を出力するセレクタ
に関する。
【０００２】
【従来の技術】図７は従来のセレクタを示す説明図であ
る。図７に示す形態のセレクタ１００は、複数のアドレ
ス端子および複数のセレクタ出力端子を備え、アドレス
端子から入力されるアドレス信号に基づいて、複数のセ
レクタ出力端子のうちの一つのみから有効な信号を出力
するものである。なお、この例では、４個のアドレス端
子からアドレス信号Ａ0〜Ａ3が入力され、１０個のセレ
クタ出力端子から出力されるセレクタ出力信号Ｃ0〜Ｃ9
のいずれか一つが有効な信号として選択される場合を説
明する。
る。図７に示す形態のセレクタ１００は、複数のアドレ
ス端子および複数のセレクタ出力端子を備え、アドレス
端子から入力されるアドレス信号に基づいて、複数のセ
レクタ出力端子のうちの一つのみから有効な信号を出力
するものである。なお、この例では、４個のアドレス端
子からアドレス信号Ａ0〜Ａ3が入力され、１０個のセレ
クタ出力端子から出力されるセレクタ出力信号Ｃ0〜Ｃ9
のいずれか一つが有効な信号として選択される場合を説
明する。
【０００３】図７に示すセレクタ１００は、特にデコー
ダとして使用されることが多く、例えば、ＢＣＤ（bina
ry-coded decimal）−１０進デコーダとして使用され
る。この場合、アドレス端子の数＜セレクタ出力端子の
数の関係が成り立つが、他のデコーダにおいても通常、
この関係が成り立っている。上の例では、４ビットから
なるＢＣＤコードをアドレス信号Ａ0〜Ａ3とし、１０進
数を示す０〜９の数値をセレクタ出力信号Ｃ0〜Ｃ9にそ
れぞれ割り当てることになる。
ダとして使用されることが多く、例えば、ＢＣＤ（bina
ry-coded decimal）−１０進デコーダとして使用され
る。この場合、アドレス端子の数＜セレクタ出力端子の
数の関係が成り立つが、他のデコーダにおいても通常、
この関係が成り立っている。上の例では、４ビットから
なるＢＣＤコードをアドレス信号Ａ0〜Ａ3とし、１０進
数を示す０〜９の数値をセレクタ出力信号Ｃ0〜Ｃ9にそ
れぞれ割り当てることになる。
【０００４】具体的な例としては、アドレス信号Ａ0〜
Ａ3が「０１０１」である入力に対して、セレクタ出力
信号Ｃ 4 のみが論理レベル「Ｌ」の信号として出力さ
れ、他のセレクタ出力信号Ｃ0〜Ｃ 3 、Ｃ 5 〜Ｃ9の信号
は、すべて論理レベル「Ｈ」の信号として出力される。
このように、少ない端子数で構成されるアドレス端子を
用いて、その端子数よりも多くの端子数によって構成さ
れるセレクタ出力端子のうち一つを選択して有効な信号
を出力することができる。
Ａ3が「０１０１」である入力に対して、セレクタ出力
信号Ｃ 4 のみが論理レベル「Ｌ」の信号として出力さ
れ、他のセレクタ出力信号Ｃ0〜Ｃ 3 、Ｃ 5 〜Ｃ9の信号
は、すべて論理レベル「Ｈ」の信号として出力される。
このように、少ない端子数で構成されるアドレス端子を
用いて、その端子数よりも多くの端子数によって構成さ
れるセレクタ出力端子のうち一つを選択して有効な信号
を出力することができる。
【０００５】他の例としては、ＣＰＵのメモリ管理にお
けるアドレスデコーダとして使用される。アドレスデコ
ーダは、マトリックス状に配置された複数のメモリセル
うちの一つを特定するために、ＣＰＵからアドレス信号
を入力し、このアドレス信号の示すアドレスに基づい
て、メモリセルの位置を特定する行方向のワード線と列
方向のビット線を各々選択し、それらに対してアクティ
ブ信号を出力する。そして、アクティブ状態となったメ
モリセルに対して、センスアンプやＩ／Ｏポートを介し
てデータの書き込みまたは読み出しがおこなわれる。
けるアドレスデコーダとして使用される。アドレスデコ
ーダは、マトリックス状に配置された複数のメモリセル
うちの一つを特定するために、ＣＰＵからアドレス信号
を入力し、このアドレス信号の示すアドレスに基づい
て、メモリセルの位置を特定する行方向のワード線と列
方向のビット線を各々選択し、それらに対してアクティ
ブ信号を出力する。そして、アクティブ状態となったメ
モリセルに対して、センスアンプやＩ／Ｏポートを介し
てデータの書き込みまたは読み出しがおこなわれる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うなセレクタ（またはデコーダ）は、アドレス信号の入
力に基づいて、複数のセレクタ出力信号のうちの一つの
みを選択して有効な信号を出力するものであり、複数の
セレクタ出力端子のうちのいくつかに対して有効な信号
を出力したい場合には、逐一アドレスを指定する必要が
あった。
うなセレクタ（またはデコーダ）は、アドレス信号の入
力に基づいて、複数のセレクタ出力信号のうちの一つの
みを選択して有効な信号を出力するものであり、複数の
セレクタ出力端子のうちのいくつかに対して有効な信号
を出力したい場合には、逐一アドレスを指定する必要が
あった。
【０００７】特に、セレクタを上記したようなアドレス
デコーダとして使用する場合には、１つのアドレスに対
して一組のワード線およびビット線だけを選択すること
ができるという制約のために、複数のメモリセルに対し
て同一のデータを書き込みたい場合にも、それらメモリ
セルを指定するアドレスを逐一用意する必要があった。
デコーダとして使用する場合には、１つのアドレスに対
して一組のワード線およびビット線だけを選択すること
ができるという制約のために、複数のメモリセルに対し
て同一のデータを書き込みたい場合にも、それらメモリ
セルを指定するアドレスを逐一用意する必要があった。
【０００８】この場合、データ書き込み処理が冗長にな
り、ＣＰＵの無駄な占有時間を要し、他のタスク処理に
影響を与えるだけでなく、オペレーティングシステムに
よって実行される記憶処理プログラムが複雑化するとい
う問題が生じてしまう。
り、ＣＰＵの無駄な占有時間を要し、他のタスク処理に
影響を与えるだけでなく、オペレーティングシステムに
よって実行される記憶処理プログラムが複雑化するとい
う問題が生じてしまう。
【０００９】また、従来のセレクタ１００においては、
１つのアドレスに対して、複数の有効な信号を得たい場
合には、さらにドライバＩＣ等の別のデバイスを用意す
る必要があった。
１つのアドレスに対して、複数の有効な信号を得たい場
合には、さらにドライバＩＣ等の別のデバイスを用意す
る必要があった。
【００１０】本発明は、上記に鑑みてなされたものであ
って、グループ識別端子を備えてグループ識別信号を入
力することにより、複数のセレクタ出力端子をグループ
毎に選択し、選択したセレクタ出力端子から有効な信号
を出力することが可能なセレクタを提供することを目的
とする。
って、グループ識別端子を備えてグループ識別信号を入
力することにより、複数のセレクタ出力端子をグループ
毎に選択し、選択したセレクタ出力端子から有効な信号
を出力することが可能なセレクタを提供することを目的
とする。
【００１１】
【課題を解決するための手段】上述した目的を達成する
ために、請求項１に係るセレクタは、複数のアドレス端
子および複数のセレクタ出力端子を備え、前記アドレス
端子から入力されたアドレス信号に基づいて前記セレク
タ出力端子を選択し、選択されたセレクタ出力端子から
セレクタ出力信号を出力するセレクタであって、前記セ
レクタ出力端子をグループに分割する分割数を指定する
ためのグループ識別信号を入力するための複数のグルー
プ識別端子を備え、前記グループ識別端子から入力した
グループ識別信号と前記アドレス端子から入力したアド
レス信号とに基づいて、前記グループ識別信号で指定さ
れた分割数により分割されたグループのうち前記アドレ
ス信号で指定されたグループを選択し、選択されたグル
ープ内のセレクタ出力端子から出力される前記セレクタ
出力信号を有効とするものである。
ために、請求項１に係るセレクタは、複数のアドレス端
子および複数のセレクタ出力端子を備え、前記アドレス
端子から入力されたアドレス信号に基づいて前記セレク
タ出力端子を選択し、選択されたセレクタ出力端子から
セレクタ出力信号を出力するセレクタであって、前記セ
レクタ出力端子をグループに分割する分割数を指定する
ためのグループ識別信号を入力するための複数のグルー
プ識別端子を備え、前記グループ識別端子から入力した
グループ識別信号と前記アドレス端子から入力したアド
レス信号とに基づいて、前記グループ識別信号で指定さ
れた分割数により分割されたグループのうち前記アドレ
ス信号で指定されたグループを選択し、選択されたグル
ープ内のセレクタ出力端子から出力される前記セレクタ
出力信号を有効とするものである。
【００１２】つぎに、請求項２に係るセレクタは、複数
のアドレス端子および複数のセレクタ出力端子を備え、
前記アドレス端子から入力されたアドレス信号に基づい
て前記セレクタ出力端子を選択し、選択されたセレクタ
出力端子からセレクタ出力信号を出力するセレクタであ
って、前記セレクタ出力端子をグループに分割する分割
数を指定するためのグループ識別信号を入力するための
複数のグループ識別端子と、前記セレクタ出力端子から
出力されるセレクタ出力信号を識別するための選択信号
を出力するための選択出力端子と、を備え、前記グルー
プ識別端子から入力したグループ識別信号と前記アドレ
ス端子から入力したアドレス信号とに基づいて、前記グ
ループ識別信号で指定された分割数により分割されたグ
ループのうち前記アドレス信号で指定されたグループを
選択し、選択されたグループ内のセレクタ出力端子から
出力される前記セレクタ出力信号を有効とするととも
に、前記アドレス信号に対応して出力される前記セレク
タ出力信号を識別するための選択信号を、前記選択出力
端子から出力するものである。
のアドレス端子および複数のセレクタ出力端子を備え、
前記アドレス端子から入力されたアドレス信号に基づい
て前記セレクタ出力端子を選択し、選択されたセレクタ
出力端子からセレクタ出力信号を出力するセレクタであ
って、前記セレクタ出力端子をグループに分割する分割
数を指定するためのグループ識別信号を入力するための
複数のグループ識別端子と、前記セレクタ出力端子から
出力されるセレクタ出力信号を識別するための選択信号
を出力するための選択出力端子と、を備え、前記グルー
プ識別端子から入力したグループ識別信号と前記アドレ
ス端子から入力したアドレス信号とに基づいて、前記グ
ループ識別信号で指定された分割数により分割されたグ
ループのうち前記アドレス信号で指定されたグループを
選択し、選択されたグループ内のセレクタ出力端子から
出力される前記セレクタ出力信号を有効とするととも
に、前記アドレス信号に対応して出力される前記セレク
タ出力信号を識別するための選択信号を、前記選択出力
端子から出力するものである。
【００１３】つぎに、請求項３に係るセレクタは、請求
項１または２のセレクタにおいて、前記複数のセレクタ
出力端子を第１の分割単位で複数のグループに分割し、
分割された各グループの各々に当該グループを識別する
アドレスを付与し、前記第１の分割単位で区分けされた
各グループを更に第２の分割単位で複数のグループに分
割し、前記第２の分割単位で分割された各グループの各
々に当該グループを識別するアドレスを付与し、以降、
任意の回数だけ前記分割およびアドレス付与を繰り返す
ことによって得られる前記アドレスにより、前記複数の
セレクタ出力端子のうちの特定のセレクタ出力端子を指
定し、前記グループ識別信号は、前記分割の回数を指定
する信号であり、前記アドレス信号は、分割されたグル
ープの各々に付与されたアドレスのいずれか一つを指定
する信号である。
項１または２のセレクタにおいて、前記複数のセレクタ
出力端子を第１の分割単位で複数のグループに分割し、
分割された各グループの各々に当該グループを識別する
アドレスを付与し、前記第１の分割単位で区分けされた
各グループを更に第２の分割単位で複数のグループに分
割し、前記第２の分割単位で分割された各グループの各
々に当該グループを識別するアドレスを付与し、以降、
任意の回数だけ前記分割およびアドレス付与を繰り返す
ことによって得られる前記アドレスにより、前記複数の
セレクタ出力端子のうちの特定のセレクタ出力端子を指
定し、前記グループ識別信号は、前記分割の回数を指定
する信号であり、前記アドレス信号は、分割されたグル
ープの各々に付与されたアドレスのいずれか一つを指定
する信号である。
【００１４】つぎに、請求項４に係るセレクタは、前記
複数のセレクタ出力端子を１／４のグループに分割し、
分割された各グループの各々に「００」、「０１」、
「１０」、「１１」の２ビットのアドレスを付与し、分
割された各グループを更に１／４のグループに区分け
し、当該分割された各グループの各々に更に「００」、
「０１」、「１０」、「１１」の２ビットのアドレスを
付与し、以降、任意の回数だけ前記分割およびアドレス
付与を繰り返すことによって得られる前記アドレスによ
り、前記複数のセレクタ出力端子のうちの特定のセレク
タ出力端子を指定し、前記グループ識別信号は、前記分
割の回数を指定する信号であり、前記アドレス信号は、
分割されたグループの各々に付与されたアドレスのいず
れか一つを指定する信号である。
複数のセレクタ出力端子を１／４のグループに分割し、
分割された各グループの各々に「００」、「０１」、
「１０」、「１１」の２ビットのアドレスを付与し、分
割された各グループを更に１／４のグループに区分け
し、当該分割された各グループの各々に更に「００」、
「０１」、「１０」、「１１」の２ビットのアドレスを
付与し、以降、任意の回数だけ前記分割およびアドレス
付与を繰り返すことによって得られる前記アドレスによ
り、前記複数のセレクタ出力端子のうちの特定のセレク
タ出力端子を指定し、前記グループ識別信号は、前記分
割の回数を指定する信号であり、前記アドレス信号は、
分割されたグループの各々に付与されたアドレスのいず
れか一つを指定する信号である。
【００１５】
【発明の実施の形態】以下に、本発明に係るセレクタの
実施の形態を図面に基づいて詳細に説明する。なお、こ
の実施の形態によりこの発明が限定されるものではな
い。
実施の形態を図面に基づいて詳細に説明する。なお、こ
の実施の形態によりこの発明が限定されるものではな
い。
【００１６】（実施の形態１）図１は、実施の形態１に
係るセレクタを示す説明図である。実施の形態１に係る
セレクタ１０は、アドレス信号を入力する複数のアドレ
ス端子と、グループ化するグループを示すグループ識別
信号を入力する複数のグループ識別端子と、複数のセレ
クタ出力端子と、を備えている。
係るセレクタを示す説明図である。実施の形態１に係る
セレクタ１０は、アドレス信号を入力する複数のアドレ
ス端子と、グループ化するグループを示すグループ識別
信号を入力する複数のグループ識別端子と、複数のセレ
クタ出力端子と、を備えている。
【００１７】図１において、Ｌ0〜Ｌyは上記したグルー
プ識別信号であり、後述するように、複数のセレクタ出
力端子を区分けしてグループ化し、入力されたアドレス
信号のうちの有効とするアドレスビットを決定するため
の入力信号である。換言すれば、グループ識別信号Ｌ0
〜Ｌyは、セレクタ出力端子をいくつのグループに分割
するかといったセレクタ出力端子の分割態様を指定する
信号である。ここで、グループ識別信号Ｌ0〜Ｌyは、複
数ビットにより構成され、例えば２ビットで表される。
この例の場合、ｙ＝１となり、グループ識別信号として
０〜３のいずれか一つを指定することができる。
プ識別信号であり、後述するように、複数のセレクタ出
力端子を区分けしてグループ化し、入力されたアドレス
信号のうちの有効とするアドレスビットを決定するため
の入力信号である。換言すれば、グループ識別信号Ｌ0
〜Ｌyは、セレクタ出力端子をいくつのグループに分割
するかといったセレクタ出力端子の分割態様を指定する
信号である。ここで、グループ識別信号Ｌ0〜Ｌyは、複
数ビットにより構成され、例えば２ビットで表される。
この例の場合、ｙ＝１となり、グループ識別信号として
０〜３のいずれか一つを指定することができる。
【００１８】Ａ0〜Ａxは上記したアドレス信号であり、
グループ識別信号Ｌ0〜Ｌ y の示すグループ識別信号に応
じて区分けされたセレクタ出力端子のグループのうちの
一つを指定する入力信号である。ここで、アドレス信号
Ａ0〜Ａxは、複数ビットにより構成され、例えば４ビッ
トで表される。この例の場合、ｘ＝３となり、最大２4
個のセレクタ出力端子のうちの一つを特定することがで
きる。
グループ識別信号Ｌ0〜Ｌ y の示すグループ識別信号に応
じて区分けされたセレクタ出力端子のグループのうちの
一つを指定する入力信号である。ここで、アドレス信号
Ａ0〜Ａxは、複数ビットにより構成され、例えば４ビッ
トで表される。この例の場合、ｘ＝３となり、最大２4
個のセレクタ出力端子のうちの一つを特定することがで
きる。
【００１９】そして、Ｃ0〜Ｃzは、上記した複数のセレ
クタ出力端子の各々に対応して出力されるセレクタ出力
信号であり、例えば１６個の各々独立した信号（この例
の場合、ｚ＝１５）で表される。よって、セレクタ出力
信号Ｃ0〜Ｃzのうち、上記したグループ識別信号Ｌ0〜
Ｌyおよびアドレス信号Ａ0〜Ａxによって特定されるビ
ットのみが有効な信号として出力される。
クタ出力端子の各々に対応して出力されるセレクタ出力
信号であり、例えば１６個の各々独立した信号（この例
の場合、ｚ＝１５）で表される。よって、セレクタ出力
信号Ｃ0〜Ｃzのうち、上記したグループ識別信号Ｌ0〜
Ｌyおよびアドレス信号Ａ0〜Ａxによって特定されるビ
ットのみが有効な信号として出力される。
【００２０】例えば、グループ識別信号Ｌ0〜Ｌyによっ
て、セレクタ出力端子を４分割の分割態様によりグルー
プ化することが指定された場合、アドレス信号Ａ0〜Ａx
は、この４つのグループのうちの一つを指定することに
なる。そして、指定されたグループに含まれるセレクタ
出力端子から、それぞれ論理レベル「Ｌ」の信号が出力
され、他の指定されていないセレクタ出力端子からは論
理レベル「Ｈ」の信号がそれぞれ出力される。この場
合、上記した有効な信号とは、論理レベル「Ｌ」の信号
のことを意味することになる。
て、セレクタ出力端子を４分割の分割態様によりグルー
プ化することが指定された場合、アドレス信号Ａ0〜Ａx
は、この４つのグループのうちの一つを指定することに
なる。そして、指定されたグループに含まれるセレクタ
出力端子から、それぞれ論理レベル「Ｌ」の信号が出力
され、他の指定されていないセレクタ出力端子からは論
理レベル「Ｈ」の信号がそれぞれ出力される。この場
合、上記した有効な信号とは、論理レベル「Ｌ」の信号
のことを意味することになる。
【００２１】図２は、実施の形態１に係るセレクタ１０
の適用例を示す説明図である。ここでは、アドレス信号
Ａ0〜Ａxを４ビット構成（ｘ＝３）とし、グループ識別
信号Ｌ0〜Ｌyを２ビット構成（ｙ＝１）として、セレク
タ出力信号Ｃ0〜Ｃzが１６個の信号から構成される（ｚ
＝１５）セレクタ２０を考える。また、このセレクタ２
０を、１６個のメモリセルＭ0〜Ｍ15の選択をおこなう
ために使用する場合を適用例として説明する。
の適用例を示す説明図である。ここでは、アドレス信号
Ａ0〜Ａxを４ビット構成（ｘ＝３）とし、グループ識別
信号Ｌ0〜Ｌyを２ビット構成（ｙ＝１）として、セレク
タ出力信号Ｃ0〜Ｃzが１６個の信号から構成される（ｚ
＝１５）セレクタ２０を考える。また、このセレクタ２
０を、１６個のメモリセルＭ0〜Ｍ15の選択をおこなう
ために使用する場合を適用例として説明する。
【００２２】したがって、この場合、グループ識別信号
Ｌ0およびＬ 1 によって、セレクタ出力端子を「分割無
し」、「４分割」、「１６分割」、「６４分割」の４通
りの分割態様によって分割することが可能になる。そし
て、これら４つの分割態様に対して、それぞれ２ビット
からなる「００」（分割指定０）、「０１」（分割指定
１）、「１０」（分割指定２）、「１１」（分割指定
３）のグループ識別信号に対応づけることができる。た
だし、ここでは、選択の対象となるセレクタ出力端子数
が１６個であるため、「６４分割」、すなわちグループ
識別信号「１１」の指定は無効となる。
Ｌ0およびＬ 1 によって、セレクタ出力端子を「分割無
し」、「４分割」、「１６分割」、「６４分割」の４通
りの分割態様によって分割することが可能になる。そし
て、これら４つの分割態様に対して、それぞれ２ビット
からなる「００」（分割指定０）、「０１」（分割指定
１）、「１０」（分割指定２）、「１１」（分割指定
３）のグループ識別信号に対応づけることができる。た
だし、ここでは、選択の対象となるセレクタ出力端子数
が１６個であるため、「６４分割」、すなわちグループ
識別信号「１１」の指定は無効となる。
【００２３】以下においては、この分割態様の例を説明
する。図３は、上記したグループ識別信号に基づいて分
割されたセレクタ出力端子の各グループと上記したアド
レス信号の示すアドレスとの対応を示す説明図である。
図３においては、１６個のセレクタ出力端子の分割態様
の理解を容易にするために、４×４のマトリックスとし
て示し、最小の１つのセルが１つのセレクタ出力端子に
相当する。
する。図３は、上記したグループ識別信号に基づいて分
割されたセレクタ出力端子の各グループと上記したアド
レス信号の示すアドレスとの対応を示す説明図である。
図３においては、１６個のセレクタ出力端子の分割態様
の理解を容易にするために、４×４のマトリックスとし
て示し、最小の１つのセルが１つのセレクタ出力端子に
相当する。
【００２４】１つのセレクタ出力端子に付与されるアド
レスは、例えば以下のようにして決定される。まず、図
３に示すように、１６個のセレクタ出力端子を４つの領
域にグループ化する。すなわち、セレクタ出力端子は、
２×２のマトリックスとして表されるグループに分けら
れる。そして、区分された４つの領域において、左上、
右上、左下、右下に位置する順に、２ビットのコード
「００」、「０１」、「１０」、「１１」を付与する。
例えば、１６個のセレクタ出力端子において、（Ｃ0〜
Ｃ3）、（Ｃ4〜Ｃ7）、（Ｃ8〜Ｃ11）および（Ｃ12〜Ｃ
15）のグループをそれぞれ「００」、「０１」、「１
０」、「１１」に対応づける。
レスは、例えば以下のようにして決定される。まず、図
３に示すように、１６個のセレクタ出力端子を４つの領
域にグループ化する。すなわち、セレクタ出力端子は、
２×２のマトリックスとして表されるグループに分けら
れる。そして、区分された４つの領域において、左上、
右上、左下、右下に位置する順に、２ビットのコード
「００」、「０１」、「１０」、「１１」を付与する。
例えば、１６個のセレクタ出力端子において、（Ｃ0〜
Ｃ3）、（Ｃ4〜Ｃ7）、（Ｃ8〜Ｃ11）および（Ｃ12〜Ｃ
15）のグループをそれぞれ「００」、「０１」、「１
０」、「１１」に対応づける。
【００２５】つづいて、区分されたグループの各々を、
さらに４つの領域にグループ化する。すなわち、この段
階で、１６個のセレクタ出力端子は、４×４のグループ
として表されることになる。そして、これら区分された
グループの各々に、さらに、上記したように２ビットの
コードを付与する。なお、図３に示した区分け以外に
も、例えば縦方向のみ分割するような他の分割形態を採
用してもよい。
さらに４つの領域にグループ化する。すなわち、この段
階で、１６個のセレクタ出力端子は、４×４のグループ
として表されることになる。そして、これら区分された
グループの各々に、さらに、上記したように２ビットの
コードを付与する。なお、図３に示した区分け以外に
も、例えば縦方向のみ分割するような他の分割形態を採
用してもよい。
【００２６】ここで、より大きな領域を示すグループに
対して付与されたコードを上位ビットとして定義付ける
と、例えば、図３のＣ2（セレクタ出力信号Ｃ2を出力す
るセレクタ出力端子）は「００１０」と表すことがで
き、セレクタ出力信号のグループ（Ｃ8〜Ｃ11）は「１
０」と表すことができる。このように、マトリックスの
最小単位であるグループ、または、その最小単位である
グループが複数集まって形成されるグループ（より上位
のグループ）をビットコードで特定することができる。
対して付与されたコードを上位ビットとして定義付ける
と、例えば、図３のＣ2（セレクタ出力信号Ｃ2を出力す
るセレクタ出力端子）は「００１０」と表すことがで
き、セレクタ出力信号のグループ（Ｃ8〜Ｃ11）は「１
０」と表すことができる。このように、マトリックスの
最小単位であるグループ、または、その最小単位である
グループが複数集まって形成されるグループ（より上位
のグループ）をビットコードで特定することができる。
【００２７】よって、図２においては、グループ識別信
号Ｌ0およびＬ1が「００」を示すときは、セレクタ出力
端子の「分割無し」を意味するため、アドレス信号Ａ0
〜Ａ3の４ビットのアドレスは意味を持たなくなり、す
べてのセレクタ出力端子が選択される。すなわち、セレ
クタ出力信号Ｃ0〜Ｃ15は、すべて有効な信号（例えば
論理レベル「Ｌ」）として出力され、メモリセルＭ0〜
Ｍ15のすべてが選択される。
号Ｌ0およびＬ1が「００」を示すときは、セレクタ出力
端子の「分割無し」を意味するため、アドレス信号Ａ0
〜Ａ3の４ビットのアドレスは意味を持たなくなり、す
べてのセレクタ出力端子が選択される。すなわち、セレ
クタ出力信号Ｃ0〜Ｃ15は、すべて有効な信号（例えば
論理レベル「Ｌ」）として出力され、メモリセルＭ0〜
Ｍ15のすべてが選択される。
【００２８】つぎに、グループ識別信号Ｌ0およびＬ1が
「０１」を示すときは「４分割」を意味し、セレクタ出
力端子は、各端子から出力されるセレクタ出力信号に対
応して、（Ｃ0〜Ｃ3）、（Ｃ4〜Ｃ7）、（Ｃ8〜Ｃ11）
および（Ｃ12〜Ｃ15）のように４グループに分割され
る。そして、アドレス信号Ａ0〜Ａ3の４ビットのアドレ
スのうち上位２ビット（例えば、アドレス信号Ａ0およ
びＡ1）が有効となり、このアドレスビットに基づいて
上記した４グループのうちの１つを選択することができ
る。アドレス信号Ａ0〜Ａ3が「１０００」を示す場合に
は、下位の２ビットである「００」は無視され、上位の
２ビットである「１０」により図３に示すように、グル
ープ（Ｃ8〜Ｃ11）に対応するセレクタ出力端子が選択
される。すなわち、セレクタ出力信号Ｃ8〜Ｃ11のみ
が、有効な信号（例えば論理レベル「Ｌ」）として出力
され、メモリセルＭ8〜Ｍ11が選択される。
「０１」を示すときは「４分割」を意味し、セレクタ出
力端子は、各端子から出力されるセレクタ出力信号に対
応して、（Ｃ0〜Ｃ3）、（Ｃ4〜Ｃ7）、（Ｃ8〜Ｃ11）
および（Ｃ12〜Ｃ15）のように４グループに分割され
る。そして、アドレス信号Ａ0〜Ａ3の４ビットのアドレ
スのうち上位２ビット（例えば、アドレス信号Ａ0およ
びＡ1）が有効となり、このアドレスビットに基づいて
上記した４グループのうちの１つを選択することができ
る。アドレス信号Ａ0〜Ａ3が「１０００」を示す場合に
は、下位の２ビットである「００」は無視され、上位の
２ビットである「１０」により図３に示すように、グル
ープ（Ｃ8〜Ｃ11）に対応するセレクタ出力端子が選択
される。すなわち、セレクタ出力信号Ｃ8〜Ｃ11のみ
が、有効な信号（例えば論理レベル「Ｌ」）として出力
され、メモリセルＭ8〜Ｍ11が選択される。
【００２９】つぎに、グループ識別信号Ｌ0およびＬ1が
「１０」を示すときは「１６分割」を意味し、セレクタ
出力端子は１６グループに分割されるが、この例では、
セレクタ出力端子数が１６個であるため、そのうちの１
つが選択される。そして、アドレス信号Ａ0〜Ａ3のアド
レスビットが有効となり、このアドレスビットに基づい
て上記した１６個のセレクタ出力端子うちの１つを選択
することができる。例えば、アドレス信号Ａ0〜Ａ3が
「００１０」を示す場合には、図３に示すように、セレ
クタ出力信号Ｃ2を出力するセレクタ出力端子が選択さ
れる。すなわち、セレクタ出力信号Ｃ2のみが、有効な
信号（例えば論理レベル「Ｌ」）として出力され、メモ
リセルＭ2が選択される。
「１０」を示すときは「１６分割」を意味し、セレクタ
出力端子は１６グループに分割されるが、この例では、
セレクタ出力端子数が１６個であるため、そのうちの１
つが選択される。そして、アドレス信号Ａ0〜Ａ3のアド
レスビットが有効となり、このアドレスビットに基づい
て上記した１６個のセレクタ出力端子うちの１つを選択
することができる。例えば、アドレス信号Ａ0〜Ａ3が
「００１０」を示す場合には、図３に示すように、セレ
クタ出力信号Ｃ2を出力するセレクタ出力端子が選択さ
れる。すなわち、セレクタ出力信号Ｃ2のみが、有効な
信号（例えば論理レベル「Ｌ」）として出力され、メモ
リセルＭ2が選択される。
【００３０】このように、セレクタ２０においては、グ
ループ識別信号Ｌ0およびＬ1とアドレス信号Ａ0〜Ａ3と
の入力によって、セレクタ出力信号Ｃ0〜Ｃ15のうち、
グループ毎に区分けされる複数のセレクタ出力信号を選
択し、選択されたセレクタ出力信号を有効な信号として
出力させることができる。
ループ識別信号Ｌ0およびＬ1とアドレス信号Ａ0〜Ａ3と
の入力によって、セレクタ出力信号Ｃ0〜Ｃ15のうち、
グループ毎に区分けされる複数のセレクタ出力信号を選
択し、選択されたセレクタ出力信号を有効な信号として
出力させることができる。
【００３１】なお、図２における説明では、セレクタ２
０の選択対象をメモリセルとしたが、他の機能素子の集
合体でもよく、例えば、電球やＬＥＤ等の表示素子を複
数個並べたものを、上述したようにグループ単位で選択
するようにしてもよい。
０の選択対象をメモリセルとしたが、他の機能素子の集
合体でもよく、例えば、電球やＬＥＤ等の表示素子を複
数個並べたものを、上述したようにグループ単位で選択
するようにしてもよい。
【００３２】以上に説明したように、実施の形態１に係
るセレクタ１０および２０によれば、選択の対象となる
複数のセレクタ出力端子とこれらセレクタ出力端子を選
択するための複数のアドレス端子に加えて、セレクタ出
力端子を分割してグループ化し、グループ毎の選択を可
能とするための複数のグループ識別端子を備えているの
で、アドレス端子に入力されるアドレス信号Ａ0〜Ａxと
グループ識別端子に入力されるグループ識別信号Ｌ0〜
Ｌyに応じて、複数のセレクタ出力端子から有効となる
信号を一度に出力することができる。これにより、複数
の出力端子から同時にグループの信号の選択的な出力
を、１つのアドレスの指定のみでおこなうことができ、
このセレクタを搭載するシステムにおいてセレクタに信
号を与えるコントローラ（ＣＰＵ等）の負荷を軽減する
ことができるとともに、システム全体のスループットを
向上させることが可能となる。
るセレクタ１０および２０によれば、選択の対象となる
複数のセレクタ出力端子とこれらセレクタ出力端子を選
択するための複数のアドレス端子に加えて、セレクタ出
力端子を分割してグループ化し、グループ毎の選択を可
能とするための複数のグループ識別端子を備えているの
で、アドレス端子に入力されるアドレス信号Ａ0〜Ａxと
グループ識別端子に入力されるグループ識別信号Ｌ0〜
Ｌyに応じて、複数のセレクタ出力端子から有効となる
信号を一度に出力することができる。これにより、複数
の出力端子から同時にグループの信号の選択的な出力
を、１つのアドレスの指定のみでおこなうことができ、
このセレクタを搭載するシステムにおいてセレクタに信
号を与えるコントローラ（ＣＰＵ等）の負荷を軽減する
ことができるとともに、システム全体のスループットを
向上させることが可能となる。
【００３３】（実施の形態２）つぎに実施の形態２に係
るセレクタについて説明する。実施の形態２において
は、図１に示したセレクタ１０を、マトリックス状のメ
モリセル構成においてアドレスデコーダとして使用する
場合を説明するものである。図４は、この場合のセレク
タ３０およびマトリックス状のメモリセル構成を示す説
明図である。
るセレクタについて説明する。実施の形態２において
は、図１に示したセレクタ１０を、マトリックス状のメ
モリセル構成においてアドレスデコーダとして使用する
場合を説明するものである。図４は、この場合のセレク
タ３０およびマトリックス状のメモリセル構成を示す説
明図である。
【００３４】図４に示すセレクタ３０においては、４ビ
ット構成のアドレス信号Ａ0〜Ａ3を入力する４つのアド
レス端子と、２ビット構成のグループ識別信号Ｌ0〜Ｌ1
を入力する２つのグループ識別端子と、セレクタ出力信
号Ｃ0〜Ｃ7を出力する８つのセレクタ出力端子とを備え
ている。そして、このセレクタ出力信号Ｃ0〜Ｃ7によっ
て、４×４のメモリセルＭＣ０〜ＭＣ１５のいくつかが
選択される。
ット構成のアドレス信号Ａ0〜Ａ3を入力する４つのアド
レス端子と、２ビット構成のグループ識別信号Ｌ0〜Ｌ1
を入力する２つのグループ識別端子と、セレクタ出力信
号Ｃ0〜Ｃ7を出力する８つのセレクタ出力端子とを備え
ている。そして、このセレクタ出力信号Ｃ0〜Ｃ7によっ
て、４×４のメモリセルＭＣ０〜ＭＣ１５のいくつかが
選択される。
【００３５】図４に示すセレクタ３０とマトリックス状
に配置される複数のメモリセルとからなる構成におい
て、図２と異なる点は、行方向のワード線および列方向
のビット線を各々選択することによって各メモリセルが
特定されることである。図４においては、４つのセレク
タ出力信号Ｃ0〜Ｃ3により、４つのワード線の1つまた
はいくつかが選択され、４つのセレクタ出力信号Ｃ4〜
Ｃ7により、４つのビット線の1つまたはいくつかが選択
される。例えば、図中のメモリセルＭＣ７は、セレクタ
出力信号Ｃ1およびＣ7が有効な信号（アクティブ信号）
として出力された場合に選択される。よって、各メモリ
セルを選択するためには、ワード線およびビット線に各
々対応した２つのセレクタ出力信号が必要となる。
に配置される複数のメモリセルとからなる構成におい
て、図２と異なる点は、行方向のワード線および列方向
のビット線を各々選択することによって各メモリセルが
特定されることである。図４においては、４つのセレク
タ出力信号Ｃ0〜Ｃ3により、４つのワード線の1つまた
はいくつかが選択され、４つのセレクタ出力信号Ｃ4〜
Ｃ7により、４つのビット線の1つまたはいくつかが選択
される。例えば、図中のメモリセルＭＣ７は、セレクタ
出力信号Ｃ1およびＣ7が有効な信号（アクティブ信号）
として出力された場合に選択される。よって、各メモリ
セルを選択するためには、ワード線およびビット線に各
々対応した２つのセレクタ出力信号が必要となる。
【００３６】このセレクタ３０についてもまた、図３に
示したような分割形態およびアドレス付与をおこなうこ
とで、アドレス信号とグループ識別信号の取扱いを容易
にすることができる。ただし、これをセレクタ３０に適
用する場合、１つのセレクタ出力端子に付与されるアド
レスは、メモリセルＭＣ０〜ＭＣ１５の配置を考慮して
決定されることが好ましい。具体的には、以下に説明す
る通りである。
示したような分割形態およびアドレス付与をおこなうこ
とで、アドレス信号とグループ識別信号の取扱いを容易
にすることができる。ただし、これをセレクタ３０に適
用する場合、１つのセレクタ出力端子に付与されるアド
レスは、メモリセルＭＣ０〜ＭＣ１５の配置を考慮して
決定されることが好ましい。具体的には、以下に説明す
る通りである。
【００３７】まず、メモリセルＭＣ０〜ＭＣ１５のマト
リックス配置に対して、図３に示すように４つの領域に
グループ化する。すなわち、メモリセルＭＣ０〜ＭＣ１
５は、２×２のマトリックスとして表されるグループに
分けられる。そして、区分された４つの領域において、
左上、右上、左下、右下に位置する順に、２ビットのコ
ード「００」、「０１」、「１０」、「１１」を付与す
る。例えば、１６個のメモリセルＭＣ０〜ＭＣ１５にお
いて、（ＭＣ０，ＭＣ１，ＭＣ４，ＭＣ５）、（ＭＣ
２，ＭＣ３，ＭＣ６，ＭＣ７）、（ＭＣ８，ＭＣ９，Ｍ
Ｃ１２，ＭＣ１３）および（ＭＣ１０，ＭＣ１１，ＭＣ
１４，ＭＣ１５）のグループをそれぞれ「００」、「０
１」、「１０」、「１１」に対応づける。
リックス配置に対して、図３に示すように４つの領域に
グループ化する。すなわち、メモリセルＭＣ０〜ＭＣ１
５は、２×２のマトリックスとして表されるグループに
分けられる。そして、区分された４つの領域において、
左上、右上、左下、右下に位置する順に、２ビットのコ
ード「００」、「０１」、「１０」、「１１」を付与す
る。例えば、１６個のメモリセルＭＣ０〜ＭＣ１５にお
いて、（ＭＣ０，ＭＣ１，ＭＣ４，ＭＣ５）、（ＭＣ
２，ＭＣ３，ＭＣ６，ＭＣ７）、（ＭＣ８，ＭＣ９，Ｍ
Ｃ１２，ＭＣ１３）および（ＭＣ１０，ＭＣ１１，ＭＣ
１４，ＭＣ１５）のグループをそれぞれ「００」、「０
１」、「１０」、「１１」に対応づける。
【００３８】つづいて、区分されたグループの各々を、
さらに４つの領域にグループ化する。すなわち、この段
階で、１６個のメモリセルＭＣ０〜ＭＣ１５は、４×４
のグループとして表されることになる。そして、これら
区分されたグループの各々に、さらに、上記したように
２ビットのコードを付与する。ここで、図３において説
明したように、より大きな領域を示すグループに対して
付与されたコードを上位ビットとして定義付ける。
さらに４つの領域にグループ化する。すなわち、この段
階で、１６個のメモリセルＭＣ０〜ＭＣ１５は、４×４
のグループとして表されることになる。そして、これら
区分されたグループの各々に、さらに、上記したように
２ビットのコードを付与する。ここで、図３において説
明したように、より大きな領域を示すグループに対して
付与されたコードを上位ビットとして定義付ける。
【００３９】そして、上記したようにグループ化された
各メモリセルを特定するためのセレクタ出力信号を決定
する。すなわち、グループ（ＭＣ０，ＭＣ１，ＭＣ４，
ＭＣ５）に対してはセレクタ出力信号（Ｃ0，Ｃ1，
Ｃ4，Ｃ5）を対応させ、グループ（ＭＣ２，ＭＣ３，Ｍ
Ｃ６，ＭＣ７）に対してはセレクタ出力信号（Ｃ0，
Ｃ1，Ｃ6，Ｃ7）を対応させ、グループ（ＭＣ８，ＭＣ
９，ＭＣ１２，ＭＣ１３）に対してはセレクタ出力信号
（Ｃ2，Ｃ3，Ｃ4，Ｃ5）を対応させ、グループ（ＭＣ１
０，ＭＣ１１，ＭＣ１４，ＭＣ１５）に対してはセレク
タ出力信号（Ｃ2，Ｃ3，Ｃ6，Ｃ7）を対応させる。
各メモリセルを特定するためのセレクタ出力信号を決定
する。すなわち、グループ（ＭＣ０，ＭＣ１，ＭＣ４，
ＭＣ５）に対してはセレクタ出力信号（Ｃ0，Ｃ1，
Ｃ4，Ｃ5）を対応させ、グループ（ＭＣ２，ＭＣ３，Ｍ
Ｃ６，ＭＣ７）に対してはセレクタ出力信号（Ｃ0，
Ｃ1，Ｃ6，Ｃ7）を対応させ、グループ（ＭＣ８，ＭＣ
９，ＭＣ１２，ＭＣ１３）に対してはセレクタ出力信号
（Ｃ2，Ｃ3，Ｃ4，Ｃ5）を対応させ、グループ（ＭＣ１
０，ＭＣ１１，ＭＣ１４，ＭＣ１５）に対してはセレク
タ出力信号（Ｃ2，Ｃ3，Ｃ6，Ｃ7）を対応させる。
【００４０】特に、図４に示すメモリセル構成において
は、図２に示すメモリセル構成と異なり、８つのセレク
タ出力端子によって、１６個のメモリセルＭＣ０〜ＭＣ
１５のうち１つを特定するため、１つのメモリセルを指
定するために２つのセレクタ出力信号を必要としてい
る。よって、アドレス信号Ａ0〜Ａ3によって特定される
最小の選択状態が、２つのセレクタ出力端子の組から構
成されるグループとなる。
は、図２に示すメモリセル構成と異なり、８つのセレク
タ出力端子によって、１６個のメモリセルＭＣ０〜ＭＣ
１５のうち１つを特定するため、１つのメモリセルを指
定するために２つのセレクタ出力信号を必要としてい
る。よって、アドレス信号Ａ0〜Ａ3によって特定される
最小の選択状態が、２つのセレクタ出力端子の組から構
成されるグループとなる。
【００４１】以上の分割態様をセレクタ出力信号Ｃ0〜
Ｃ7について説明すると、セレクタ３０に「００」を示
すグループ識別信号Ｌ0およびＬ1が入力された際には、
メモリセルの「分割無し」を意味するため、すべてのセ
レクタ出力端子が選択される。すなわち、セレクタ出力
信号Ｃ0〜Ｃ7は、すべて有効な信号（例えば論理レベル
「Ｌ」）として出力され、メモリセルＭＣ０〜ＭＣ１５
のすべてが選択される。
Ｃ7について説明すると、セレクタ３０に「００」を示
すグループ識別信号Ｌ0およびＬ1が入力された際には、
メモリセルの「分割無し」を意味するため、すべてのセ
レクタ出力端子が選択される。すなわち、セレクタ出力
信号Ｃ0〜Ｃ7は、すべて有効な信号（例えば論理レベル
「Ｌ」）として出力され、メモリセルＭＣ０〜ＭＣ１５
のすべてが選択される。
【００４２】つぎに、「０１」を示すグループ識別信号
Ｌ0およびＬ1が入力された際には、メモリセルの「４分
割」を意味し、セレクタ出力端子は、各端子から出力さ
れるセレクタ出力信号に対応して、（Ｃ0，Ｃ1，Ｃ4，
Ｃ5）、（Ｃ0，Ｃ1，Ｃ6，Ｃ7）、（Ｃ2，Ｃ3，Ｃ4，Ｃ
5）および（Ｃ2，Ｃ3，Ｃ6，Ｃ7）のように４グループ
に分割される。そして、アドレス信号Ａ0〜Ａ3の４ビッ
トのアドレスのうち上位２ビット（例えば、アドレス信
号Ａ0およびＡ1）が有効となり、このアドレスビットに
基づいて上記した４グループのうちの１つを選択するこ
とができる。例えば、アドレス信号Ａ0〜Ａ3が「１００
０」を示す場合には、下位の２ビットである「００」は
無視され、上位の２ビットである「１０」により、グル
ープ（Ｃ2，Ｃ3，Ｃ4，Ｃ5）に対応するセレクタ出力端
子が選択される。すなわち、セレクタ出力信号Ｃ2，
Ｃ3，Ｃ4およびＣ5のみが、有効な信号（例えば論理レ
ベル「Ｌ」）として出力され、メモリセルＭＣ８，ＭＣ
９，ＭＣ１２およびＭＣ１３が選択される。
Ｌ0およびＬ1が入力された際には、メモリセルの「４分
割」を意味し、セレクタ出力端子は、各端子から出力さ
れるセレクタ出力信号に対応して、（Ｃ0，Ｃ1，Ｃ4，
Ｃ5）、（Ｃ0，Ｃ1，Ｃ6，Ｃ7）、（Ｃ2，Ｃ3，Ｃ4，Ｃ
5）および（Ｃ2，Ｃ3，Ｃ6，Ｃ7）のように４グループ
に分割される。そして、アドレス信号Ａ0〜Ａ3の４ビッ
トのアドレスのうち上位２ビット（例えば、アドレス信
号Ａ0およびＡ1）が有効となり、このアドレスビットに
基づいて上記した４グループのうちの１つを選択するこ
とができる。例えば、アドレス信号Ａ0〜Ａ3が「１００
０」を示す場合には、下位の２ビットである「００」は
無視され、上位の２ビットである「１０」により、グル
ープ（Ｃ2，Ｃ3，Ｃ4，Ｃ5）に対応するセレクタ出力端
子が選択される。すなわち、セレクタ出力信号Ｃ2，
Ｃ3，Ｃ4およびＣ5のみが、有効な信号（例えば論理レ
ベル「Ｌ」）として出力され、メモリセルＭＣ８，ＭＣ
９，ＭＣ１２およびＭＣ１３が選択される。
【００４３】つぎに、「１０」を示すグループ識別信号
Ｌ0およびＬ1が入力された際には、メモリセルの「１６
分割」を意味し、セレクタ出力端子は１６グループに分
割されるが、この場合、各グループは２つのセレクタ出
力端子により構成される。そして、アドレス信号Ａ0〜
Ａ3の４ビットのアドレスのうち上位４ビット、すなわ
ちすべてのアドレスビットが有効となり、このアドレス
ビットに基づいて上記した８組のセレクタ出力端子うち
の１つを選択することができる。例えば、アドレス信号
Ａ0〜Ａ3が「０００１」を示す場合には、セレクタ出力
信号Ｃ0およびＣ5のみが有効な信号（例えば論理レベル
「Ｌ」）として出力され、メモリセルＭＣ１が選択され
る。
Ｌ0およびＬ1が入力された際には、メモリセルの「１６
分割」を意味し、セレクタ出力端子は１６グループに分
割されるが、この場合、各グループは２つのセレクタ出
力端子により構成される。そして、アドレス信号Ａ0〜
Ａ3の４ビットのアドレスのうち上位４ビット、すなわ
ちすべてのアドレスビットが有効となり、このアドレス
ビットに基づいて上記した８組のセレクタ出力端子うち
の１つを選択することができる。例えば、アドレス信号
Ａ0〜Ａ3が「０００１」を示す場合には、セレクタ出力
信号Ｃ0およびＣ5のみが有効な信号（例えば論理レベル
「Ｌ」）として出力され、メモリセルＭＣ１が選択され
る。
【００４４】なお、図４における説明では、セレクタ３
０の選択対象をマトリックス状に配列されたメモリセル
としたが、他の機能素子をマトリックス状に集合させた
デバイスでもよく、例えば、図５に示すように、内部に
電球５２を設けた表示ユニット５１がマトリックス状に
集合して構成される表示パネル５０に対して、上述した
ようにグループ単位で選択することができる。この場合
も上述したメモリセルの場合と同様に、複数の電球をグ
ループ毎に選択して表示させることが可能となる。
０の選択対象をマトリックス状に配列されたメモリセル
としたが、他の機能素子をマトリックス状に集合させた
デバイスでもよく、例えば、図５に示すように、内部に
電球５２を設けた表示ユニット５１がマトリックス状に
集合して構成される表示パネル５０に対して、上述した
ようにグループ単位で選択することができる。この場合
も上述したメモリセルの場合と同様に、複数の電球をグ
ループ毎に選択して表示させることが可能となる。
【００４５】このように、セレクタ３０においては、複
数のセレクタ出力端子を２つのグループ（上の例では、
Ｃ0〜Ｃ3とＣ4〜Ｃ7）に分割し、各グループから１つず
つのセレクタ出力端子を選択して２つのセレクタ出力端
子からなる組を最小の選択単位とすることにより、セレ
クタ出力端子数よりも多くの選択をおこなうことができ
る。
数のセレクタ出力端子を２つのグループ（上の例では、
Ｃ0〜Ｃ3とＣ4〜Ｃ7）に分割し、各グループから１つず
つのセレクタ出力端子を選択して２つのセレクタ出力端
子からなる組を最小の選択単位とすることにより、セレ
クタ出力端子数よりも多くの選択をおこなうことができ
る。
【００４６】また、特にマトリックス状のメモリセル構
成におけるアドレスデコーダとして使用されることを考
慮して、以上に説明したセレクタ３０に、選択信号が出
力される選択出力端子を設けることもできる。ここで、
選択信号とは、マトリックス上において、行方向のワー
ド線を選択するためのセレクタ出力信号と列方向のビッ
ト線を選択するためのセレクタ出力信号とを交互にセレ
クタ出力端子から出力させる際に、現在出力されている
セレクタ出力信号がワード線選択用のものか、またはビ
ット線選択用のものかを識別するために出力される信号
である。
成におけるアドレスデコーダとして使用されることを考
慮して、以上に説明したセレクタ３０に、選択信号が出
力される選択出力端子を設けることもできる。ここで、
選択信号とは、マトリックス上において、行方向のワー
ド線を選択するためのセレクタ出力信号と列方向のビッ
ト線を選択するためのセレクタ出力信号とを交互にセレ
クタ出力端子から出力させる際に、現在出力されている
セレクタ出力信号がワード線選択用のものか、またはビ
ット線選択用のものかを識別するために出力される信号
である。
【００４７】図６は、この選択信号Ｒ／Ｃを出力する選
択出力端子が設けられたセレクタを示す説明図である。
図６において、グループ識別信号Ｌ0〜Ｌy、アドレス信
号Ａ 0〜Ａxおよびセレクタ出力信号Ｃ0〜Ｃzは、図１に
示したセレクタ１０と同様であるので、ここではそれら
の説明を省略する。
択出力端子が設けられたセレクタを示す説明図である。
図６において、グループ識別信号Ｌ0〜Ｌy、アドレス信
号Ａ 0〜Ａxおよびセレクタ出力信号Ｃ0〜Ｃzは、図１に
示したセレクタ１０と同様であるので、ここではそれら
の説明を省略する。
【００４８】このセレクタ４０は、ＤＲＡＭ（Dynamic
Random Access Memory）を搭載したメモリシステムにお
いて通常用いられているマルチプレクス方式のように、
同一のセレクタ出力端子から時分割にワード線選択用の
セレクタ出力信号とビット線選択用のセレクタ出力信号
とを交互に出力するものである。
Random Access Memory）を搭載したメモリシステムにお
いて通常用いられているマルチプレクス方式のように、
同一のセレクタ出力端子から時分割にワード線選択用の
セレクタ出力信号とビット線選択用のセレクタ出力信号
とを交互に出力するものである。
【００４９】その際、セレクタ出力端子から出力される
セレクタ出力信号Ｃ0〜Ｃzを受けるデバイスにおいて
は、どちらのセレクタ出力信号Ｃ0〜Ｃzが出力されてい
るかを知得する必要があるため、それらを示した選択信
号Ｒ／Ｃを出力する。
セレクタ出力信号Ｃ0〜Ｃzを受けるデバイスにおいて
は、どちらのセレクタ出力信号Ｃ0〜Ｃzが出力されてい
るかを知得する必要があるため、それらを示した選択信
号Ｒ／Ｃを出力する。
【００５０】このように、選択信号Ｒ／Ｃを出力する選
択出力端子を設けることにより、有限のセレクタ出力端
子を有効に活用して、より多数の選択対象の１つまたは
グループを選択することができる。
択出力端子を設けることにより、有限のセレクタ出力端
子を有効に活用して、より多数の選択対象の１つまたは
グループを選択することができる。
【００５１】以上に説明したように、実施の形態２に係
るセレクタ３０によれば、マトリックス状のメモリセル
構成に対して、セレクタ出力端子を行方向のワード線と
列方向のビット線をそれぞれ選択するための２つのグル
ープに分割し、分割された各グループから１つのセレク
タ出力端子または実施の形態１において説明したように
グループ毎の複数のセレクタ出力端子を選択し、選択し
たセレクタ出力端子から有効な信号としてセレクタ出力
信号を出力することにより、セレクタ出力端子数以上の
数の選択対象（上の例ではメモリセル）に対する選択処
理をおこなうことができる。
るセレクタ３０によれば、マトリックス状のメモリセル
構成に対して、セレクタ出力端子を行方向のワード線と
列方向のビット線をそれぞれ選択するための２つのグル
ープに分割し、分割された各グループから１つのセレク
タ出力端子または実施の形態１において説明したように
グループ毎の複数のセレクタ出力端子を選択し、選択し
たセレクタ出力端子から有効な信号としてセレクタ出力
信号を出力することにより、セレクタ出力端子数以上の
数の選択対象（上の例ではメモリセル）に対する選択処
理をおこなうことができる。
【００５２】また、セレクタ４０によれば、時分割に入
力されるアドレス信号Ａ0〜Ａxに応じて時分割に出力さ
れるセレクタ出力信号を識別する選択信号を出力するた
めの選択出力端子を設けているので、有限のセレクタ出
力端子を有効に活用して、より多数からなる選択対象の
１つまたはグループを選択することができる。
力されるアドレス信号Ａ0〜Ａxに応じて時分割に出力さ
れるセレクタ出力信号を識別する選択信号を出力するた
めの選択出力端子を設けているので、有限のセレクタ出
力端子を有効に活用して、より多数からなる選択対象の
１つまたはグループを選択することができる。
【００５３】以上メモリシステムを例に説明したが、こ
の発明は対象がメモリにのみに制限させるわけではな
く、多くの発光素子で構成される表示装置や、グループ
単位に制御する制御素子の集合体など、グループ毎に選
択することが望ましいシステムに適用できる。
の発明は対象がメモリにのみに制限させるわけではな
く、多くの発光素子で構成される表示装置や、グループ
単位に制御する制御素子の集合体など、グループ毎に選
択することが望ましいシステムに適用できる。
【００５４】
【発明の効果】以上説明したように、この発明のセレク
タ（請求項１）では、選択の対象となる複数のセレクタ
出力端子とこれらセレクタ出力端子を選択するための複
数のアドレス端子に加えて、セレクタ出力端子を分割し
てグループ化し、グループ毎の選択を可能とするための
複数のグループ識別端子を備えているので、アドレス端
子に入力されるアドレス信号とグループ識別端子に入力
されるグループ識別信号に応じて、複数のセレクタ出力
端子から有効となる信号を一度に出力することができ
る。これにより、複数のセレクタ出力端子から同時に同
一レベルの信号の選択的な出力を、１つのアドレスの指
定のみでおこなうことができ、このセレクタを搭載する
システムにおいてセレクタに信号を与えるコントローラ
（ＣＰＵ等）の負荷を軽減することができるとともに、
システム全体のスループットを向上させることが可能と
なる。
タ（請求項１）では、選択の対象となる複数のセレクタ
出力端子とこれらセレクタ出力端子を選択するための複
数のアドレス端子に加えて、セレクタ出力端子を分割し
てグループ化し、グループ毎の選択を可能とするための
複数のグループ識別端子を備えているので、アドレス端
子に入力されるアドレス信号とグループ識別端子に入力
されるグループ識別信号に応じて、複数のセレクタ出力
端子から有効となる信号を一度に出力することができ
る。これにより、複数のセレクタ出力端子から同時に同
一レベルの信号の選択的な出力を、１つのアドレスの指
定のみでおこなうことができ、このセレクタを搭載する
システムにおいてセレクタに信号を与えるコントローラ
（ＣＰＵ等）の負荷を軽減することができるとともに、
システム全体のスループットを向上させることが可能と
なる。
【００５５】また、この発明のセレクタ（請求項２）で
は、選択の対象となる複数のセレクタ出力端子とこれら
セレクタ出力端子を選択するための複数のアドレス端子
に加えて、セレクタ出力端子を分割してグループ化し、
グループ毎の選択を可能とするための複数のグループ識
別端子と、セレクタ出力端子から出力されるセレクタ出
力信号を識別する選択信号を出力する選択出力端子と、
を備えているので、有限であるセレクタ出力端子を有効
に活用して、より多数からなる選択対象の１つまたはグ
ループを選択することができる。
は、選択の対象となる複数のセレクタ出力端子とこれら
セレクタ出力端子を選択するための複数のアドレス端子
に加えて、セレクタ出力端子を分割してグループ化し、
グループ毎の選択を可能とするための複数のグループ識
別端子と、セレクタ出力端子から出力されるセレクタ出
力信号を識別する選択信号を出力する選択出力端子と、
を備えているので、有限であるセレクタ出力端子を有効
に活用して、より多数からなる選択対象の１つまたはグ
ループを選択することができる。
【００５６】また、この発明のセレクタ（請求項３）で
は、複数のセレクタ出力端子を第１の分割単位で複数の
グループに分割し、分割された各グループの各々にグル
ープを識別するアドレスを付与し、第１の分割単位で分
割された各グループを更に第２の分割単位で複数のグル
ープに分割し、第２の分割単位で分割された各グループ
の各々にそのグループを識別するアドレスを付与し、以
降、任意の回数だけ分割およびアドレス付与を繰り返し
て最終的に得られるこれらアドレスにより、複数のセレ
クタ出力端子のうちの特定のセレクタ出力端子を指定す
るので、大小のグループのアドレスを指定していくこと
によって、セレクタ出力端子を複数選択して、これら選
択されたセレクタ出力端子から有効なセレクタ出力信号
を同時に出力することができる。
は、複数のセレクタ出力端子を第１の分割単位で複数の
グループに分割し、分割された各グループの各々にグル
ープを識別するアドレスを付与し、第１の分割単位で分
割された各グループを更に第２の分割単位で複数のグル
ープに分割し、第２の分割単位で分割された各グループ
の各々にそのグループを識別するアドレスを付与し、以
降、任意の回数だけ分割およびアドレス付与を繰り返し
て最終的に得られるこれらアドレスにより、複数のセレ
クタ出力端子のうちの特定のセレクタ出力端子を指定す
るので、大小のグループのアドレスを指定していくこと
によって、セレクタ出力端子を複数選択して、これら選
択されたセレクタ出力端子から有効なセレクタ出力信号
を同時に出力することができる。
【００５７】また、この発明のセレクタ（請求項４）で
は、複数のセレクタ出力端子を１／４のグループに分割
し、分割された各グループの各々に「００」、「０
１」、「１０」、「１１」の２ビットのアドレスを付与
し、分割された各グループを更に１／４のグループに分
割し、分割された各グループの各々に更に「００」、
「０１」、「１０」、「１１」の２ビットのアドレスを
付与し、以降、任意の回数だけ分割およびアドレス付与
を繰り返して最終的に得られるこれらアドレスにより、
複数のセレクタ出力端子のうちの特定のセレクタ出力端
子を指定するので、アドレスを２ビット単位でかつ４分
割された各領域の相対位置に対応させたコードで表すこ
とができ、アドレスの取り扱いが容易となる。
は、複数のセレクタ出力端子を１／４のグループに分割
し、分割された各グループの各々に「００」、「０
１」、「１０」、「１１」の２ビットのアドレスを付与
し、分割された各グループを更に１／４のグループに分
割し、分割された各グループの各々に更に「００」、
「０１」、「１０」、「１１」の２ビットのアドレスを
付与し、以降、任意の回数だけ分割およびアドレス付与
を繰り返して最終的に得られるこれらアドレスにより、
複数のセレクタ出力端子のうちの特定のセレクタ出力端
子を指定するので、アドレスを２ビット単位でかつ４分
割された各領域の相対位置に対応させたコードで表すこ
とができ、アドレスの取り扱いが容易となる。
【図１】実施の形態１に係るセレクタを示す説明図であ
る。
る。
【図２】実施の形態１に係るセレクタの適用例を示す説
明図である。
明図である。
【図３】グループ識別信号に基づいて分割されたセレク
タ出力端子の各グループとアドレス信号の示すアドレス
との対応関係を示す説明図である。
タ出力端子の各グループとアドレス信号の示すアドレス
との対応関係を示す説明図である。
【図４】実施の形態２に係るセレクタおよびマトリック
ス状のメモリセル構成を示す説明図である。
ス状のメモリセル構成を示す説明図である。
【図５】実施の形態２に係るセレクタおよびマトリック
ス状の表示パネルを示す説明図である。
ス状の表示パネルを示す説明図である。
【図６】選択信号Ｒ／Ｃを出力する選択出力端子が設け
られたセレクタを示す説明図である。
られたセレクタを示す説明図である。
【図７】従来のセレクタを示す説明図である。
１０，２０，３０，４０，１００ セレクタ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 7/00
G11C 11/413
Claims (4)
- 【請求項１】 複数のアドレス端子および複数のセレク
タ出力端子を備え、前記アドレス端子から入力されたア
ドレス信号に基づいて前記セレクタ出力端子を選択し、
選択されたセレクタ出力端子からセレクタ出力信号を出
力するセレクタであって、 前記セレクタ出力端子をグループに分割する分割数を指
定するためのグループ識別信号を入力するための複数の
グループ識別端子を備え、前記アドレス信号は、前記複数のセレクタ出力端子を第
１の分割単位で複数のグループに分割し、分割された各
グループの各々に当該グループを識別するアドレスを付
与し、前記第１の分割単位で区分けされた各グループを
更に第２の分割単位で複数のグループに分割し、前記第
２の分割単位で分割された各グループの各々に当該グル
ープを識別するアドレスを付与し、以降、任意の回数だ
け前記分割およびアドレス付与を繰り返すことによって
得られるアドレスを示し、 前 記グループ識別信号で指定された分割数により分割さ
れたグループのうち前記アドレス信号によって特定され
るグループを選択し、選択されたグループ内のセレクタ
出力端子から出力される前記セレクタ出力信号を有効と
することを特徴とするセレクタ。 - 【請求項２】 複数のアドレス端子および複数のセレク
タ出力端子を備え、前記アドレス端子から入力されたア
ドレス信号に基づいて前記セレクタ出力端子を選択し、
選択されたセレクタ出力端子からセレクタ出力信号を出
力するセレクタであって、 前記セレクタ出力端子をグループに分割する分割数を指
定するためのグループ識別信号を入力するための複数の
グループ識別端子と、を備え、前記アドレス信号は、前記複数のセレクタ出力端子を１
／４のグループに分割し、分割された各グループの各々
に「００」、「０１」、「１０」、「１１」の２ビット
のアドレスを付与し、分割された各グループを更に１／
４のグループに区分けし、当該分割された各グループの
各々に更に「００」、「０１」、「１０」、「１１」の
２ビットのアドレスを付与し、以降、任意の回数だけ前
記分割およびアドレス付与を繰り返すことによって得ら
れるアドレスを示し、 前 記グループ識別信号で指定された分割数により分割さ
れたグループのうち前記アドレス信号によって特定され
るグループを選択し、選択されたグループ内のセレクタ
出力端子から出力される前記セレクタ出力信号を有効と
することを特徴とするセレクタ。 - 【請求項３】 複数のアドレス端子および複数のセレク
タ出力端子を備え、前記アドレス端子から入力されたア
ドレス信号に基づいて前記セレクタ出力端子を選択し、
選択されたセレクタ出力端子からセレクタ出力信号を出
力するセレクタであって、 前記セレクタ出力端子をグループに分割する分割数を指
定するためのグループ識別信号を入力するための複数の
グループ識別端子と、 前記セレクタ出力端子から出力されるセレクタ出力信号
を識別するための選択信号を出力する選択出力端子と、
を備え、 前記アドレス信号は、前 記複数のセレクタ出力端子を第
１の分割単位で複数のグループに分割し、分割された各
グループの各々に当該グループを識別するアドレスを付
与し、前記第１の分割単位で区分けされた各グループを
更に第２の分割単位で複数のグループに分割し、前記第
２の分割単位で分割された各グループの各々に当該グル
ープを識別するアドレスを付与し、以降、任意の回数だ
け前記分割およびアドレス付与を繰り返すことによって
得られるアドレスを示し、 前記グループ識別信号で指定された分割数により分割さ
れたグループのうち前記アドレス信号によって特定され
るグループを選択し、選択されたグループ内のセレクタ
出力端子から出力される前記セレクタ出力信号を有効と
するとともに、前記アドレス信号に対応して出力される
前記セレクタ出力信号を識別するための選択信号を、前
記選択出力端子から出力する ことを特徴とするセレク
タ。 - 【請求項４】 複数のアドレス端子および複数のセレク
タ出力端子を備え、前記アドレス端子から入力されたア
ドレス信号に基づいて前記セレクタ出力端子を選択し、
選択されたセレクタ出力端子からセレクタ出力信号を出
力するセレクタであって、 前記セレクタ出力端子をグループに分割する分割数を指
定するためのグループ 識別信号を入力するための複数の
グループ識別端子と、 前記セレクタ出力端子から出力されるセレクタ出力信号
を識別するための選択信号を出力する選択出力端子と、
を備え、 前記アドレス信号は、 前記複数のセレクタ出力端子を１
／４のグループに分割し、分割された各グループの各々
に「００」、「０１」、「１０」、「１１」の２ビット
のアドレスを付与し、分割された各グループを更に１／
４のグループに区分けし、当該分割された各グループの
各々に更に「００」、「０１」、「１０」、「１１」の
２ビットのアドレスを付与し、以降、任意の回数だけ前
記分割およびアドレス付与を繰り返すことによって得ら
れるアドレスを示し、 前記グループ識別信号で指定された分割数により分割さ
れたグループのうち前記アドレス信号によって特定され
るグループを選択し、選択されたグループ内のセレクタ
出力端子から出力される前記セレクタ出力信号を有効と
するとともに、前記アドレス信号に対応して出力される
前記セレクタ出力信号を識別するための選択信号を、前
記選択出力端子から出力する ことを特徴とするセレク
タ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08401999A JP3466501B2 (ja) | 1999-03-26 | 1999-03-26 | セレクタ |
| US09/533,950 US6609160B1 (en) | 1999-03-26 | 2000-03-23 | Selector with group identification terminals |
| US10/600,578 US20040083314A1 (en) | 1999-03-26 | 2003-06-23 | Selector with group identification terminals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08401999A JP3466501B2 (ja) | 1999-03-26 | 1999-03-26 | セレクタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000278135A JP2000278135A (ja) | 2000-10-06 |
| JP3466501B2 true JP3466501B2 (ja) | 2003-11-10 |
Family
ID=13818867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08401999A Expired - Fee Related JP3466501B2 (ja) | 1999-03-26 | 1999-03-26 | セレクタ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6609160B1 (ja) |
| JP (1) | JP3466501B2 (ja) |
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|---|---|---|---|---|
| JP2005327062A (ja) * | 2004-05-14 | 2005-11-24 | Oki Electric Ind Co Ltd | 入出力端子装置の制御方法及び入出力端子装置 |
| US20070156241A1 (en) * | 2004-08-09 | 2007-07-05 | Reiley Mark A | Systems and methods for the fixation or fusion of bone |
| WO2014136244A1 (ja) * | 2013-03-07 | 2014-09-12 | パイオニア株式会社 | 制御システム |
| JPWO2015045068A1 (ja) * | 2013-09-26 | 2017-03-02 | 株式会社東芝 | 電子機器、方法及びプログラム |
| JP6717604B2 (ja) * | 2015-02-09 | 2020-07-01 | 株式会社半導体エネルギー研究所 | 半導体装置、中央処理装置及び電子機器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10492A (en) * | 1854-02-07 | Improvement in machines for ruling paper | ||
| KR900008072B1 (ko) * | 1986-07-15 | 1990-10-31 | 미쓰비시전기 주식회사 | 표시장치 |
| JP3100617B2 (ja) * | 1990-10-23 | 2000-10-16 | 沖電気工業株式会社 | 半導体装置 |
| US5696503A (en) * | 1993-07-23 | 1997-12-09 | Condition Monitoring Systems, Inc. | Wide area traffic surveillance using a multisensor tracking system |
| JPH11126044A (ja) * | 1997-10-22 | 1999-05-11 | Daichu Denshi:Kk | 表示システム |
| US6078269A (en) * | 1997-11-10 | 2000-06-20 | Safenight Technology Inc. | Battery-powered, RF-interconnected detector sensor system |
-
1999
- 1999-03-26 JP JP08401999A patent/JP3466501B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-23 US US09/533,950 patent/US6609160B1/en not_active Expired - Fee Related
-
2003
- 2003-06-23 US US10/600,578 patent/US20040083314A1/en not_active Abandoned
Non-Patent Citations (1)
| Title |
|---|
| 猪飼圀夫，７４ＬＳ１３９，７４Ｓ１３９ Ｄｕａｌ ２ ｔｏ ４ Ｄｅｍｕｌｔｉｐｌｅｘｅｒｓ，１９７９年版 最新ＴＴＬＩＣ規格表，日本，ＣＱ出版（株），１９７９年，Ｐ１２４ |
Also Published As
| Publication number | Publication date |
|---|---|
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| US6609160B1 (en) | 2003-08-19 |
| JP2000278135A (ja) | 2000-10-06 |
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