JPH0240193A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0240193A
JPH0240193A JP63191381A JP19138188A JPH0240193A JP H0240193 A JPH0240193 A JP H0240193A JP 63191381 A JP63191381 A JP 63191381A JP 19138188 A JP19138188 A JP 19138188A JP H0240193 A JPH0240193 A JP H0240193A
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    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はダイナミック型半導体記憶装置に関し、特に、
その占有面積の減縮と動作速度の高速化に関するもので
ある。
［従来の技術］ 第３図は、シリアルアクセスメモリの一般的な構成を示
すブロック図である。
第３図において、メモリセルグループ６１は、麩行×ｍ
列に配列された複数の３トランジスタ型メモリセルから
なる。データを書込むべきメモリセルの選択は、書込行
選択リングポインタ６２および書込列選択リングポイン
タ６４によって行なわれる。また、データを読出すべき
メモリセルの選択は、読出行選択リングポインタ６３お
よび読出列選択リングポインタ６５によって行なわれる
。
なお、書込列選択リングポインタ６４には書込制御回路
が含まれ、読出列選択リングポインタ６５には読出制御
回路が含まれる。
シリアルアクセスメモリとは、一般に、メモリアレイの
メモリをアクセスする順序が決定されているものをいう
。このシリアルアクセスメモリにおいては、第４図に示
すような順にアクセスが行なわれる。すなわち、まず第
１列第１行のメモリセルから第１列’ＡＱ行のメモリセ
ルまでが順にアクセスされる。次に、第２列第１行のメ
モリセルから第２列第仄行のメモリセルまで順にアクセ
スされる。このようにして、ｍｍ列第麩行のメモリセル
までアクセスされれば、以下同様にして第１列第１行の
メモリセルから順にアクセスが繰返される。
最初に、外部から与えられる書込リセット信号ＷＲ８Ｔ
および読出リセット信号ＲＲ３Ｔに応答してそれぞれ書
込行選択リンクポインタ６２、書込列選択リングポイン
タ６４、読出行選択リングポインタ６３および読出列選
択リングポインタ６５がイニシャライズされる。これに
より、ます、メモリセルグループ６１の第１列の第１行
か指定される。以後、外部から与えられる書込クロック
ＷＣＬＫおよび読出クロックＲＣＬ　Ｋにそれぞれ同期
して、第１列の第２行、第３行、・、第ｕ行が順に指定
され、さらに、第２列の第１行、第２行、・・、第（行
が順に指定される。そして、第ｍ列の第麩行まで指定さ
れた後は、第１列の第１行に戻り、以後、それぞれ書込
リセット信号ＷＲ３Ｔおよび読出リセット信号ＲＲ８Ｔ
が入力されるまで同様のアドレス指定が繰返される。書
込行選択リングポインタ６２および書込列選択リングポ
インタ６４により指定されたメモリセルに人力データＤ
Ｉが書込制御回路により書込まれ、読出行選択リングポ
インタ６３および読出列選択リングポインタ６５により
指定されたメモリセル内の情報か読出制御回路から出力
データＤｏとして読出される。書込と読出とは互いに独
立に行なわれる。
第５図は、第３図のシリアルアクセスメモリの主要部の
構成を示す回路図である。
メモリセルグループ６１の各列に対応して書込用ビット
線ＷＢ、および読出用ビット線ＲＢｋか設けられている
。ここでｋは１〜ｍの整数である。
各書込用ビット線ＷＢ、には書込ドライバー１が接続さ
れ、各読出用ビット線ＲＢｋには読出回路１３が接続さ
れている。また、メモリセルグループ６１の各行に対応
して、書込用ワード線ＷＷＬ。
および読出用ワード線ＲＷＬｏが設けられている。
ここでｎは１〜麩の整数である。各メモリセル１０に対
応してＡＮＤゲートからなる書込選択ゲート１２が設け
られている。第５図には、メモリセルグループ６１の第
に列および第に＋１列における第ｎ行、第ｎ＋１行およ
び第ｎ＋２行のメモリセル１０が示されている。各メモ
リセル１０は、トランジスタ１、トランジスタ２および
トランジスタ３からなる３トランジスタ型メモリセルで
ある。
各トランジスター、２．３はＮチャネルＭＯ３電界効果
トランジスタからなる。４は記憶容量である。
ここで、第に列の第ｎ行のメモリセル１０に注目すると
、トランジスタ３のゲートはトランジスタ１を介して書
込用ビット線ＷＢｋに接続され、ドレインはトランジス
タ２を介して読出用ビット線ＲＢｋに接続され、ソース
は接地されている。
トランジスターのゲートは書込選択ゲート１２の出力に
接続され、トランジスタ２のゲートは読出用ワード線Ｒ
ＷＬ、に接続されている。書込選択ゲートコ２の一方の
入力端子は書込用ワード線ＷＷＬｏに接続されている。
書込用ワード線ＷＷＬ。は、第３図に示した書込行選択
リングポインタ６２に接続され、各読出用ワード線ＲＷ
Ｌｏは、読出行選択リングポインタ６３に接続されてい
る。
各列の書込選択ゲート１２の他方の入力端子には、書込
列選択リングポインタ６４により書込列選択信号ＷＢＳ
ｋが共通に与えられる。また、各列の読出回路１３には
、読出列選択リングポインタ６５により読出列選択信号
ＲＢＳｋか与えられる。
次に、このシリアルアクセスメモリの書込動作を説明す
る。
たとえば、第３図に示した書込行選択リングポインタ６
２および書込列選択リングポインタ６４により第ｋ　＋
　１列の第ｎ行のメモリセル１０か選択される場合は、
書込用ワード線ＷＷＬ、の電′位がｒＨＪレベルに立上
がり、かつ、書込列選択信号ＷＢＳｋ＋、がｒＨＪレベ
ルに立上がる。これにより、第１（＋１列の第ｎ行の書
込選択ゲート１２の出力がｒＨＪレベルとなり、トラン
ジスタ１がオンする。その結果、書込ドライバ１１によ
ってバッファされた入力データＤＩが書込用ビット線Ｗ
Ｂｋヤ、を介してメモリセル１０の記憶容量４に書込ま
れる。
このとき、第に＋１列以外の書込列選択信号ＷＢＳおよ
び第ｎ行以外の書込ワード線ＷＷＬの電位はｒＬＪレベ
ルとなっているので、第に＋１列の第ｎ行の書込選択ゲ
ート１２以外の書込選択ゲト１２の出力はｒＬＪレベル
となっている。したがって、第に＋１列の第ｎ行以外の
メモリセル１０のトランジスタ１はすべてオフしており
、そのメモリセル１０に記憶されている情報は破壊され
ない。
次に、このシリアルアクセスメモリの読出動作を説明す
る。
たとえば、第３図に示した読出行選択リングポインタ６
３および読出列選択リングポインタ６５により第１（＋
１列の第ｎ行のメモリセル１０が選択される場合は、読
出用ワード線ＲＷＬｏの電位がｒＨＪレベルに立上がる
。このとき、’３ｎ行のメモリセル］０に記憶された情
報はすべて読出用ビット線ＲＢ、〜ＲＢｍに読出される
が、読出列選択信号ＲＢＳ、＋、により選択された第に
＋１列の読出回路１３のみから情報が出力される。
なお、３トランジスタ型メモリセルを用いたＦＩＦＯメ
モリ　（ｆｉｒｓｔ　　ｉｎ　　ｆｉｒｓｔｏｕｔ）メ
モリについては、Ｉｎｔｒｏｄｕｃｔｉｏｎ　　ｔｏ　
　ＮＭＯ３ａｎｄ　　ＣＭＯ３ＶＬＳＩ　　Ｓｙｓｔｅ
ｍ　　Ｄｅｓｉｇｎのｐ、２６８〜２７３に記載されて
いる。
［発明が解決しようとする課題］ ３トランジスタ型メモリセルからなる上記の従来の半導
体記憶装置においては、情報を書込むメモリセルを選択
するために各メモリセル毎にゲート回路が必要であるの
で、このゲート回路により回路規模が大きくなり、占有
面積が増大するという課題かあった。
この発明の主たる目的は、各メモリセル毎にはゲート回
路を用いることなく書込動作が高速かつ正常に行なわれ
、占有面積が小さく大容量化が可能なダイナミック型半
導体記憶装置を得ることである。
［課題を解決するための手段］ 本発明によれば、行と列に配列されたメモリセルのマト
リックスを備えかつメモリセルの各々が１以上の書込ポ
ートとその書込ポートから分離された１以上の読出ポー
トとを有するダイナミック型半導体記憶装置は、メモリ
セルマトリックスをメモリセルの１ワードの幅で列方向
に分割した複数のメモリセルグループと、それら複数の
メモリセルグループの任意の１つを選択するための書込
ブロック選択線と、書込ブロック選択線によって選択さ
れるメモリセルグループの任意の１つ内でメモリセルの
任意の１ワードを選択するための書込行選択線と、書込
ブロック選択線の１つを一方入力とじ書込行選択線の１
つを他方入力するゲト手段と、ゲート手段の出力を１ワ
ードのメモリセルへ並列に接続する分割書込ワード線と
を含む。
［作用］ 本発明におけるダイナミック型半導体記憶装置は、メモ
リセルの１ワードごとに１つの書込用ゲト回路を必要と
するだけなので、その占有面積を減縮することができ、
また、１ワードのメモリセルに同時に書込むことができ
るので、その動作速度を高めることができる。
［実施例］ 第１図を参照して、本発明の一実施例によるＦＩＦＯ半
導体記憶装置を概略的に図解するブロック図が示されて
いる。この図において、マルチホトを有するメモリセル
１０のアレイは列方向に４つに分割されたメモリセルグ
ループ３０ａ、３０ｂ、３０ｃ、３０ｄを含んでいる。
各メモリセルグループはメモリセル１０の１ワードの幅
を有している。もし１ワードが４ビツトで構成されるな
らば、各メモリセルグループは４列のメモリセルを含ん
でいる。（もちろん、１ワードが８ビツトで構成される
ならば、各メモリセルグループは８列のメモリセルを含
んでいる）。
書込ブＯツク選択線２４ａ、２４ｂ、２４ｃ２４ｄは書
込ブロック選択リングポインタ３１の出力端子に接続さ
れており、メモリセルグループ３０ａ、３０ｂ、３０ｃ
、３０ｄの任意の１つを選択するために用いられる。分
割書込ワード線２２ａ、２２ｂ、２２ｃ、２２ｄに沿っ
て配置された書込行選択線２５は、書込行選択リングポ
インタ３７の出力端子に接続されている。
書込ブロック選択線２４ａ、２４ｂ、２４ｃ。
２４ｄはそれぞれ書込用アンドゲート２１ａ　　２１ｂ
、２１ｃ、２１ｄの一方入力端子に接続されており、書
込行選択線２５はそれらのアンドゲトの他方入力端子に
接続されている。アンドゲート２１ａ、２１ｂ、２１ｃ
、２１ｄの出力端子にそれぞれ接続された分割書込ワー
ド線２２ａ、　　２２ｂ、２２ｃ、２２ｄの各々は、１
ワードのメモリセル１０へ並列に接続されている。
これらのメモリセル１０として、第５図に示されたよう
な３トランジスタ型メモリセルを用いることかできる。
メモリセル１０内のトランジスタ１のドレインすなわち
書込ポートは、書込回路２８ａ、２８ｂ、２８ｃ、２８
ｄにそれぞれ接続された書込ビット線２６ａ、２６ｂ　
　２６ｃ　　２６ｄの１つに接続される。メモリセル１
０内のトランジスタ２のドレインすなわち読出ポートは
、読出回路２９ａ、２９ｂ、２９ｃ、２９ｄにそれぞれ
接続された読出ビット線２７ａ、２７ｂ、２７ｃ、２７
ｄの１つに接続される。メモリセル１０内のトランジス
タ１のゲートは分割書込ワード線２２ａ、２２ｂ、２２
ｃ、２２ｄの１つに接続され、トランジスタ２のゲート
は読出行選択リングポインタ３８の出力端子に接続され
た読出ワード線２３の１つに接続される。
第５図に示されたような書込ドライバ１１を含む書込回
路２８ａ、２８ｂ、２８ｃ、、２８ｄは、それぞれ書込
ブロック選択線２４ａ、２４ｂ、２４ｃ、２４ｄによっ
て活性化され、対応する書込ビット線２６ａ、２６ｂ、
２６ｃ、２６ｄに書込データを出力する。読出回路２９
ａ、２９ｂ、２９ｃ、２９ｄは、読出ブロック選択リン
グポインタ３２の出力端子に接続された読出ブロック選
択線３４ａ、３４ｂ、３４ｃ、３４ｄによって順次活性
化され、読出ビット線２７ａ、２７ｂ、２７ｃ、２７ｄ
に読出されたデータをそれぞれ増幅して出力する。
動作において、たとえばメモリセルグループ３０ａ内の
メモリセルに１ワードのデータを書込む場合、まず書込
ブロック選択リングポインタ３１が書込ブロック選択線
２４ａをｒＨＪレベルにしてメモリセルグループ３０ａ
を選択するとともに、書込回路２８ａを活性化する。こ
のとき、書込行選択リングポインタ３７は書込行選択線
２５の１つをｒＨＪレベルとし、対応する１つのアンド
ゲート２１ａが開かれる。その開かれたアンドゲートの
ｒＨＪレベルにある出力端子に接続された分割書込ワー
ド線２２ａは、対応する１ワードのメモリセル１０内の
書込ポートのゲートを開く。したがって、書込回路２８
ａから出力されている１ワードのデータか書込ビット線
２６ａを介して１ワードのメモリセルに同時に書込まれ
ることになり、書込動作速度を高めることができるとと
もに消費電力を削減できる。また、書込行選択線２５を
Ａｍなどの低抵抗材料で形成しておけば、仮に分割書込
ワード線２２ａ、２２ｂ、２２ｃ、２２ｄの比抵抗がい
くぶん大きくても長さが短いので高速動作が阻害されな
い。
１ワードのデータの書込動作において、書込ブロック選
択線２４ａ、２４ｂ、２４ｃ、２４ｄは１つだけがｒＨ
Ｊレベルにされ、書込行選択線２５も１つだけがｒＨＪ
レベルにされるので、選択されたメモリセルグループ内
の選択された１ワードのメモリセルにのみデータが書込
まれ、非選択のメモリセルへの誤書込が生じることがな
い。
また、第１図の記憶装置においては、書込用アンドゲー
ト２１ａ、２１ｂ、２１ｃ、２１ｄは１ワードのメモリ
セルに対して１つ設ければよいので、１つのメモリセル
に対して１つのアンドゲトを必要とした従来の記憶装置
に比べて占有面積を減縮することができる。
第２図を参照して、本発明のもう１つの実施例を概略的
に図解するブロック図が示されている。
第２図のＦＩＦＯ記憶装置は第１図のものと類似してい
るが、読出のための回路構成が一部変更されている。読
出ブロック選択線３４ａ、３４ｂ３４ｃ、３４ｄは読出
ブロック選択リングポインタ３２の出力端子に接続され
ており、メモリセルグループ３０ａ、３０ｂ、３０ｃ、
３０ｄの１つを選択するために用いられる。分割読出ワ
ード線３５ａ、３５ｂ、３５ｃ、３５ｄに沿って配置さ
れた読出行選択線３３は、読出行選択リングポインタ３
８の出力端子に接続されている。
読出ブロック選択線３４ａ、３４ｂ、３４ｃ３４ｄはそ
れぞれ読出用のアンドゲート３６ａ。
３６ｂ、３６ｃ、３６ｄの一方入力端子に接続されてお
り、読出行選択線３３はそれらのアントゲトの他方入力
端子に接続されている。アントゲ−１３６ａ、３６ｂ、
３６ｃ、３６ｄの出力端子にそれぞれ接続された分割読
出ワード線３５ａ。
３５ｂ、３５ｃ、３５ｄの各々は、１ワードのメモリセ
ル１０へ並列に接続されている。第５図に示されたよう
なメモリセル１０内のトランジスタ２のゲートがこれら
の分割読出ワード線３５ａ。
３５ｂ、３５ｃ、３５ｄの１つに接続されるのである。
動作において、たとえばメモリセルグループ３０ａ内の
１ワードのメモリセルのデータを読出す場合、まず読出
ブロック選択リングポインタ３２が読出ブロック選択線
３４ａをｒＨＪレベルにしてメモリセルグループ３０ａ
を選択するとともに読出回路２９ａを活性化する。こと
き、読出行選択リングポインタ３８は読出行選択線３３
の１つをｒＨＪレベルとし、対応する１つの読出用アン
トゲ−１・３６ａが開かれる。その開かれたアンドゲー
トの「Ｈ」レベルにある出力端子に接続された分割読出
ワード線３５ａは対応する１ワードのメモリセル１０内
の読出ポートのゲートを開く。
したがって、選択された１ワードのメモリセル１０から
読出ビット線２７ａに読出されたデータは、読出回路２
９ａによって増幅されて出力される。
すなわち、１ワードのデータが一時に読出されることに
なり、読出動作速度を高めることができるとともに消費
電力を削減できる。また、読出行選択線３３をＡＱなと
の低抵抗材料で形成しておけば、仮に分割読出ワード線
３５ａ、３５ｂ、３５ｃ、３５ｄの比抵抗がいくぶん大
きくても長さか短いので高速動作か阻害されない。
また、１ワードのデータの読出動作において、読出ブロ
ック選択線３４ａ、３４ｂ、３４ｃ、３４ｄは１つたけ
がｒＨＪレベルにされ、読出行選択線３３も１つたけか
ｒＨＪレベルにされるので、選択されたメモリセルグル
ープ内の選択された１ワードのメモリセルからのみデー
タが読出され、非選択のメモリセルからの誤読出が生じ
ることがない。
なお、以上の実施例において、図面の明瞭化のために４
つのメモリセルグループを含む記憶装置が説明されたが
、さらに多くのメモリセルグループか含まれ得ることは
言うまでもない。
また、以上の実施例は、３トランジスタ型メモリセルを
用いて説明されたか、１以上の書込ホトとそれから分離
された１以上の読出ポートとを有する多ポートメモリで
あれば同様に用いることができる。
さらに、本発明は、ＦＩＦＯ記憶装置のみならずランダ
ムアクセス記憶装置にも適用することかできる。その場
合、リングポインタをデコーダで置換えればよいことが
当業者にとって明らかであろう。
［発明の効果］ 以上のように、本発明によれば、ダイナミック型半導体
記憶装置はメモリセルの１ワードごとに１つの書込用ゲ
ート回路を必要とするだけなので、その占有面積を減縮
することができ、また、１ワドのメモリセルに同時に書
込むことができるので、その動作速度を高めることがで
きる。
【図面の簡単な説明】
第１図は本発明の一実施例によるダイナミック型半導体
記憶装置を概略的に示すブロック図である。 第２図は本発明のもう１つの実施例によるダイナミック
型半導体記憶装置を概略的に示すブロック図である。 第３図は従来のＦＩＦＯ半導体記憶装置を示すブロック
図である。 第４図はメモリアレイのシリアルアクセスを説明するた
めの図である。 第５図は第３図におけるメモリセルグループの詳細を示
すブロック図である。 図において、１．　２．　３はＮチャネルＭＯＳトラン
ジスタ、４は記憶容量、１０はメモリセル、１１は書込
ドライバ、２］、ａ、２１ｂ、２１ｃ。 ２１ｄは書込用アンドゲート、２２ａ、２２ｂ２２ｃ、
２２ｄは分割書込ワード線、２３は読出ワード線、２４
ａ、２４ｂ、２４ｃ、２４ｄは書込ブロック選択線、２
５は書込行選択線、２６ａ。 ２６ｂ　　２６ｃ　　２６ｄは書込ビット線、２７ａ。 ２７ｂ、２７ｃ、２７ｄは読出ビット線、２８ａ。 ２８ｂ、２８ｃ、２８ｄは書込回路、２９ａ、２９ｂ　
　２９ｃ、２９ｄは読出回路、３０ａ、３０ｂ、３０ｃ
、３０ｄはメモリセルグループ、３１は書込ブロック選
択リングポインタ、３２は読出ブロック選択リングポイ
ンタ、３３は読出行選択線、３４ａ、３４ｂ、３４　ｃ
、３４ｄは読出ブロック選択線、３５ａ、３５ｂ、３５
ｃ、３５ｄは分割読出ワード線、３６ａ、３６ｂ、３６
ｃ、３６ｄは読出用アンドヶ−１・、３７は書込行選択
リングポインタ、３８は読出行選択リングポインタを示
す。 なお、各図において、同一符号は同一内容または相当部
分を示す。

Claims (1)

  1. 【特許請求の範囲】 行と列に配列されたメモリセルのマトリックスを備え、
    前記メモリセルの各々が１以上の書込ポートと前記書込
    ポートから分離された１以上の読出ポートとを有するダ
    イナミック型半導体記憶装置であって、 前記マトリックスを前記メモリセルの１ワードの幅で列
    方向に分割した複数のメモリセルグループと、 前記複数のメモリセルグループの任意の１つを選択する
    ための書込ブロック選択線と、 前記書込ブロック選択線によって選択される前記メモリ
    セルグループの任意の１つ内で前記メモリセルの任意の
    １ワードを選択するための書込行選択線と、 前記書込ブロック選択線の１つを一方入力とし前記書込
    行選択線の１つを他方入力とするゲート手段と、 前記ゲート手段の出力を１ワードの前記メモリセルへ並
    列に接続する分割書込ワード線を含むことを特徴とする
    ダイナミック型半導体記憶装置。
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