明 細 書
半導体記憶装置および電子機器
技術分野
[0001] 本発明は半導体記憶装置および電子機器に関し、特にシーケンス制御を行う半導 体記憶装置および電子機器に関する。
背景技術
[0002] 携帯電話等のモパイル機器において、例えば、使用時間や待ち受け時間の延長 等の理由による消費電力の低減化が求められている。
近年は特に、モパイル機器に搭載されるメモリセルアレイの容量の飛躍的な増大、
LSI (Large Scale Integration)の微細化によるゲートリークおよびチャネルリークの増 大等により、そのリーク電流が無視できないことが消費電力増大の原因の 1つとなつ ており、今後も更に増大する傾向にある。
[0003] この原因を解決する 1つの方法として、例えば、間欠受信、または使用していない 場合のパワーセーブ時等のメモリセルアレイの情報の保持が必要のない場合は電源 を落とし、必要な場合は、電圧を落とす等のパワーダウンを行うリーク電流対策が採ら れている(例えば、特許文献 1参照)。
特許文献 1 :特開平 11— 297071号公報
発明の開示
発明が解決しょうとする課題
[0004] し力 ながら、前述したパワーダウン制御を、マイクロプロセッサを用いて行う場合、 スィッチの ONZOFFの遅延時間等により、制御が複雑なものとなってしまうという問 題があった。これは消費電力の低減の大きな阻害要因となっている。
[0005] 本発明はこのような点に鑑みてなされたものであり、マイクロプロセッサによる制御を 行うことなくメモリセルアレイの消費電力を低減させることができる半導体記憶装置お よび電子機器を提供することを目的とする。
課題を解決するための手段
[0006] 本発明では上記問題を解決するために、図 1に示す半導体記憶装置 1が提供され
る。図 1に示す半導体記憶装置 1は、メモリセルアレイ 41と、メモリセルアレイ 41の行 アドレス 0〜(X)の電源を、それぞれ ONまたは OFFするスィッチ SW0〜SW (x)と、 ライト信号の入力により、所定のデータ列のデータの書き込み先の行アドレスを指示 する WP (ライトポインタ)と、リード信号の入力により前記データの読み出し先の行ァ ドレスを指示する RP (リードポインタ)とに基づいて、シーケンス制御を行うアドレス制 御部 2と、 WPと、 RPとに基づいて、スィッチ SW0〜SW (x)を制御するスィッチ信号 を生成するスィッチ信号出力部 3と、を有することを特徴とする。
[0007] このような半導体記憶装置 1によれば、書き込み開始、読み出し終了のシーケンス 制御を行うことにより、メモリセルアレイ 41の各ワード線の電源の ON/OFF制御を、 マイクロプロセッサを用いずに行うことができる。
[0008] また、データの書き込みまたは読み出しを行わなレ、メモリセルの電源を容易かつ確 実に OFFすることができるため、メモリセルアレイ 41のリーク電流を低減することがで きる。
[0009] また、本発明では上記問題を解決するために、図 9に示す半導体記憶装置 Idが提 供される。図 9に示す半導体記憶装置 Idは、メモリセルアレイ 41と、メモリセルアレイ 41の行アドレス 0〜(X)の電源を、それぞれ ONまたは OFFするスィッチ SW0〜SW (X)と、ライト信号の入力により、所定のデータ列のデータの書き込み先の行アドレス を指示する WPを用いて WPより所定値だけ前にオフセットした FastWP (オフセットラ イトポインタ)を生成し、リード信号の入力により、前記データの読み出し先のアドレス を指示する RPを用いて RPより所定値だけ後にオフセットした LateRP (オフセットリー ドポインタ)を生成し、 WPと RPとに基づレヽて、シーケンス制御を行うアドレス制御部 2 aと、 FastWPと、 LateRPとに基づいて、スィッチ SW0〜SW (x)を制御するスィッチ 信号を生成するスィッチ信号出力部 3cと、を有することを特徴とする。
[0010] このような半導体記憶装置 1によれば、書き込み開始、読み出し終了のシーケンス 制御を行うことにより、メモリセルアレイ 41の各ワード線の電源の ON/OFF制御を、 マイクロプロセッサを用いずに行うことができる。
[0011] また、データの書き込みまたは読み出しを行わなレ、メモリセルの電源を容易かつ確 実に OFFすることができるため、メモリセルアレイ 41のリーク電流を低減することがで
きる。
[0012] さらに、シリアルアドレス制御以外のメモリセルアレイに対しても本発明を適用するこ とができる。
発明の効果
[0013] 本発明は、書き込み開始、読み出し終了のシーケンス制御を行うことにより、メモリ セルアレイの各ワード線の電源の ONZOFF制御を、マイクロプロセッサを用いずに 行うことができる。
[0014] また、データの書き込みまたは読み出しを行わないメモリセルの電源を容易かつ確 実に OFFすることができるため、メモリセルアレイのリーク電流を低減することができる これにより、メモリセルアレイの消費電力を低減させることができる。
[0015] 本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施 の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
図面の簡単な説明
[0016] [図 1]第 1の実施の形態の半導体記憶装置を示すブロック図である。
[図 2]第 1の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである
[図 3]第 2の実施の形態の半導体記憶装置を示すブロック図である。
[図 4]第 2の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである
[図 5]第 3の実施の形態の半導体記憶装置を示すブロック図である。
[図 6]第 3の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである
[図 7]第 4の実施の形態の半導体記憶装置を示すブロック図である。
[図 8]第 4の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである
[図 9]第 5の実施の形態の半導体記憶装置を示すブロック図である。
[図 10]第 5の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである
[図 11]第 6の実施の形態の半導体記憶装置を示すブロック図である。
[図 12]第 6の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである
[図 13]第 7の実施の形態の半導体記憶装置を示すブロック図である。
[図 14]第 7の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである
[図 15]第 8の実施の形態の半導体記憶装置を示すブロック図である。
[図 16]第 8の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである
[図 17]第 9の実施の形態の半導体記憶装置を示すブロック図である。
[図 18]第 9の実施の形態の信号マスク部を示すブロック図である。
[図 19]第 9の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである
[図 20]第 10の実施の形態の半導体記憶装置を示すブロック図である。
[図 21]第 10の実施の形態の一致判定/レジスタ制御部を示すブロック図である。
[図 22]第 10の実施の形態の半導体記憶装置の動作例を示すタイミングチャートであ る。
発明を実施するための最良の形態
[0017] 以下、本発明の実施の形態を図面を参照して詳細に説明する。
図 1は、第 1の実施の形態の半導体記憶装置のブロック図を示す図である。
図 1に示す半導体記憶装置 1は、アドレス制御部 2、スィッチ信号出力部 3および複 数の行アドレス(Row Address)を有するメモリ本体 4を有してレ、る。
[0018] アドレス制御部 2は、メモリ本体 4のデータ書き込み対象の(ライトアクセスする)行ァ ドレスを指定するライトポインタ(以下「WP」という)を生成する WP生成部 21、メモリ本 体 4のデータ読み出し対象の(リードアクセスする)行アドレスを指定するリードポイン タ(以下「RP」という)を生成する RP生成部 22、および FIFO (First-In First-Out)制 御(シリアル書き込み、シリアル読み出し制御)を行うシーケンサ 23を有している。
[0019] アドレス制御部 2は、スィッチ信号出力部 3との間に、スィッチ信号出力部 3に対して WPおよび RPを出力するアドレスバス 24と、メモリ本体 4との間に、メモリ本体 4に対し て WPおよび RPを出力するアドレスバス 25とを備えている。
[0020] シーケンサ 23は、 FIFO制御を行う。すなわち、メモリ本体 4に対してデータのシリア ル書き込みを指示し、書き込み順にデータの読み出しを指示する。具体的には、メモ リ本体 4に対してデータの書き込み開始アドレス、読み出し開始アドレス、書き込み終 了アドレスおよび読み出し終了アドレスを指示するアドレス信号と、 WPおよび RPとを 出力する。
[0021] スィッチ信号出力部 3は、演算部 31a、 31bと、デコーダ 32と、レジスタ 33とを有し ている。
演算部 31aは、 WPに対し、アドレスオフセット値 A (Aは 0以上の整数)だけ後の行 アドレスを示すアドレス信号 Cを算出し、出力する。
[0022] 演算部 31bは、 RPに対し、アドレスオフセット値 B (Bは 0以上の整数)だけ前の行ァ ドレスを示すアドレス信号 Dを算出し、出力する。
なお、以下では、アドレスオフセット値 Aを単に「オフセット値 A」という場合もある(ァ ドレスオフセット値 Bにつレ、ても同様)。
[0023] このオフセット値 A、 Bは、後述するスィッチ SW0、 SW1、 · · ·、 SW (x—l )、 SW (x
)の ON/OFFの際の立ち上がり、立ち下がり時間等により任意に決定される。
[0024] デコーダ 32は、演算部 31aからのアドレス信号 Cおよび演算部 31bからのアドレス 信号 Dをデコードし、対応する行アドレスのスィッチ SW(0)、 SW (1)、 · · ·、 SW (x— 1)、 SW (x)を ONまたは OFFするスィッチ信号 P0〜P (x)を生成する。スィッチ信号 P0〜P (x)は、レジスタ 33に入力され、その論理が保持される。
[0025] これら、演算部 31aと、演算部 31bとデコーダ 32とで、本実施の形態の ON/OFF 信号生成部が構成される。
メモリ本体 4は、メモリセルアレイ 41とスィッチ 42とを有している。
[0026] メモリセルアレイ 41は、複数のメモリセルを備える(x+ 1)行(Xは 1以上の整数)の 行アドレス 0、 1、 · · ·、(x _ l )、 (X)で構成されている。
また、メモリセルアレイ 41の書き込みアドレスは、行アドレス 0力、ら始まり、行アドレス
1、行アドレス 2、行アドレス 3、 · · ·と順次アドレスが進む。また、読み出しアドレスも同 様に行アドレス 0力 始まり、行アドレス 1、行アドレス 2、行アドレス 3、 · · ·と順次アドレ スが進む。
[0027] メモリセルアレイ 41へのデータの書き込み時には、図示しないデータバス力、ら行ァ ドレス 0に対してデータが書き込まれ、行アドレス 1、行アドレス 2、行アドレス 3、 · · ·と 順次データが書き込まれる。書き込んだデータの読み出し時には、図示しないデー タバスから書き込んだときと同じ順番で、データが読み出される。
[0028] スィッチ 42は、メモリセルアレイ 41の各行アドレスのワード線にそれぞれ接続され、 電源の〇NZ〇FFを行うスィッチ SW0、 SW1、 · · ·、 SW (x_ l)、 SW (x)を有してい る。例えば、スィッチ SWOが ONすると、行アドレス 0が書き込み可能および読み取り 可能な状態になる。
[0029] 次に、第 1の実施の形態の半導体記憶装置の動作を説明する。
まず、アドレス制御部 2は、動作開始信号として、最初にアクセスを行う WP (本実施 の形態では WP = 0)の値をスィッチ信号出力部 3に出力する。
[0030] スィッチ信号出力部 3は、 WPの値を読み取り、その WPに対応するスィッチ SWを 予め ONするスィッチ信号を出力する。
本実施の形態では、スィッチ SW0が ONし、それ以外のスィッチ SW1、 · · ·、 SW (x — 1)、 SW (x)は、全て OFFする。この状態を初期状態とする。
[0031] ライト信号およびリード信号がアドレス制御部 2に入力されると、 WP生成部 21は、 入力されるライト信号から WPを生成し、スィッチ信号出力部 3およびメモリ本体 4に出 力する。また、 RP生成部 22は入力されるリード信号力も RPを生成し、スィッチ信号 出力部 3およびメモリ本体 4に出力する。それとともにシーケンサ 23は、メモリ本体 4に 対して書き込み開始アドレスおよび読み出し開始アドレスを指示するアドレスバス 24 を出力する。
[0032] 次に、演算部 31aは、アドレス制御部 2から出力される WPとオフセット値 Aとからァ ドレス信号 Cを生成し、出力する。
また、演算部 31bは、アドレス制御部 2から出力される RPとオフセット値 Bとからアド レス信号 Dを生成し、出力する。
[0033] 次に、デコーダ 32は、アドレス信号 Cおよびアドレス信号 Dをデコードし、スィッチ信 号 P0〜P (x)を生成し、レジスタ 33に出力する。
次に、スィッチ SW0、 SW1、 · · ·、 SW(x— 1)、 SW(x)は、レジスタ 33に入力され るスィッチ信号 P0〜P (x)を参照し、該当するスィッチ SWの ON/OFFを行う。
[0034] ライト信号およびリード信号のアドレス制御部 2への入力が終了すると、シーケンサ
23は、書き込み終了アドレスおよび読み出し終了アドレスを指示するアドレスバス 24 を出力する。
[0035] 次に、第 1の実施の形態の半導体記憶装置 1の動作例を説明する。
図 2は、第 1の実施の形態の半導体記憶装置の動作を示すタイミングチャートであ る。
なお、以下では、オフセット値 A= l、 B = lとした場合の処理を示す(以下第 2、第 3 、第 5〜第 10の実施の形態も同様)。
[0036] また、「ON対象アドレス」は、スィッチ SWが ONすることによって、書き込み、読み 出し可能になる行アドレスを示す。また、「OFF対象アドレス」は、スィッチ SWが OFF することによって書き込み、読み出し不能になる行アドレスを示す。また、「〇Nァドレ ス」は、 ONしているスィッチ SWに接続され、書き込み、読み出し可能な行アドレスを 示す。また、「OFFアドレス」は、 OFFしているスィッチ SWに接続され、書き込み、読 み出し不能な行アドレスを示す。例えば、書き込み開始時点においては、行アドレス 0、 1が ONし、行アドレス 2〜(x)が OFFしている。
[0037] まず、書き込み動作に先立って、スィッチ SW0が ONする(ステップ Sl)。
その後、書き込み動作が開始されると、 WPよりアドレスオフセット値 1だけ後の行ァ ドレスに対応するスィッチ SWが ONする。すなわち WP = 0のときスィッチ SW1が〇N する(ステップ S 2)。
[0038] その後、書き込み動作により WPがインクリメントされると、 WPよりアドレスオフセット 値 1だけ後の行アドレスに対応するスィッチ SWが順次〇Nする。
一方、読み出し動作が開始されると、 RPよりアドレスオフセット値 1だけ前の行ァドレ スに対応するスィッチ SWが OFFする。すなわち RP = 1のときスィッチ SW0が OFF する(ステップ S3)。
[0039] その後、読み出し動作により RPがインクリメントされると、 RPよりアドレスオフセット値 1だけ前の行アドレスに対応するスィッチ SWが順次 OFFする。
その後、 RP = 2が入力された後に読み出し動作が終了されると、デコーダ 32は、ス イッチ信号の生成動作を終了する。
[0040] 第 1の実施の形態の半導体記憶装置 1によれば、シリアルアクセスメモリである FIF Oにおいて、リードライトするアドレスをライトポインタ、リードポインタより判定すること が可能となり、マイクロプロセッサ等による外部からの複雑なアドレスを入力する必要 がなぐデータ書き込みおよびデータ読み出しを行う行アドレス 0〜アドレス (X)に対 応するワード線のスィッチ SW0〜SW(x)に対して電源が投入され、それ以外のアド レスに対しては、電源は投入されなレ、。すなわち、メモリセルアレイ 41のアドレスシー ケンス上で有効なデータが保持されている時間以外は、電源を OFFすることができる ので、メモリのリーク電流を削減できる。これにより、メモリセルアレイ 41の消費電力を 低減させることができる。
[0041] また、初期状態ではスィッチ SW0を ONしているため、任意の書き込み開始に対し て備えることができる。また、予め ONするスィッチ SWを最低限なものにすることがで きるため、消費電力を低減させることができる。
[0042] 次に、第 2の実施の形態の半導体記憶装置について説明する。
図 3は、第 2の実施の形態の半導体記憶装置を示すブロック図である。 以下、第 2の実施の形態の半導体記憶装置 laについて、前述した第 1の実施の形 態の半導体記憶装置 1との相違点を中心に説明し、同様の事項については、その説 明を省略する。
[0043] 第 2の実施の形態の半導体記憶装置 laは、メモリ本体 4aを有し、メモリセルアレイ 4 1が複数 (本実施の形態では 3つ)の行アドレスをひとまとめにしたブロック(BL)単位 で構成されている点が第 1の実施の形態と異なっている。
[0044] 本実施の形態では、行アドレス 0、 1、 2が、識別番号 BL # 0のブロックを構成し、行 アドレス 3、 4、 5が、識別番号 BL # 1のブロックを構成し、以下同様に、行アドレス (X — 2)、(x_ l)、(X)が、識別番号 BL # (Y)のブロックを構成している。
[0045] なお、以下では、識別番号 BL # 0のブロックをブロック 10、識別番号 BL # 1のブロ
ックをブロック 11とし、以下同様に、識別番号 BL # (Y)のブロックをブロック 1 (Y)とし て説明する。
[0046] スィッチ 42は、ブロック毎に接続されブロック単位で ON/OFFを行うスィッチ SWO 、 SW1、 · · ·、 SW (Y)を有している。例えば、スィッチ SW0は、ブロック 10を構成す る各アドレスのワード線に接続され、スィッチ SW0が ONすると、アドレス 0、 1、 2が、 それぞれ書き込み可能および読み取り可能な状態になる。
[0047] 次に、第 2の実施の形態の半導体記憶装置 laの動作例を説明する。
図 4は、第 2の実施の形態の半導体記憶装置の動作を示すタイミングチャートであ る。なお、図 4中「ON対象ブロック」は、スィッチ SWが ONすることによって、書き込み 、読み出し可能になるブロックを示す。また、「OFF対象ブロック」は、スィッチ SWが OFFすることによって書き込み、読み出し不能になるブロックを示す。
[0048] まず、書き込み動作の開始に先立って、 WP0に対応するスィッチ SW0が ONする( ステップ S21)。
その後、書き込み動作が開始されると、 WPよりアドレスオフセット値 1だけ後の行ァ ドレスと、ブロック 11の先頭の行アドレス 3とが一致したとき、すなわち WP = 2のときス イッチ SW1が ONする(ステップ S22)。
[0049] その後、書き込み動作により WPがインクリメントされると、 WPよりアドレスオフセット 値 1だけ後の行アドレスと、先頭の行アドレスとがー致したブロックに対応するスィッチ SWが順次 ONする。
[0050] 一方、読み出し動作が開始されると、 RPよりアドレスオフセット値 1だけ前の行ァドレ スと、ブロック 10の最後部の行アドレス 2とが一致したとき、すなわち RP = 3のときスィ ツチ SW0が OFFする(ステップ S23)。
[0051] その後、読み出し動作により RPがインクリメントされると、 RPよりアドレスオフセット値
1だけ前の行アドレスと、最後部の行アドレスとがー致したブロックのスィッチが順次 O
FFする。
[0052] この第 2の実施の形態の半導体記憶装置 laによれば、第 1の実施の形態の半導体 記憶装置 1と同様の効果が得られる。
さらに、第 2の実施の形態の半導体記憶装置 laによれば、スィッチ SWの ONZOF
F制御をブロック単位にすることにより、スィッチ SW、デコーダ 32、レジスタ 33の負荷 を低減させることができるため、さらに、消費電力を低減させることができる。
[0053] 次に、第 3の実施の形態の半導体記憶装置について説明する。
図 5は、第 3の実施の形態の半導体記憶装置を示すブロック図である。 以下、第 3の実施の形態の半導体記憶装置 lbについて、前述した第 2の実施の形 態の半導体記憶装置 laとの相違点を中心に説明し、同様の事項については、その 説明を省略する。
[0054] 第 3の実施の形態の半導体記憶装置 lbは、スィッチ信号出力部 3aを有し、複数の ブロックのスィッチ SWを同時に ONZOFFする点が第 2の実施の形態と異なってい る。
本実施の形態では、スィッチ信号出力部 3aからの各出力信号は、複数 (本実施の 形態では 2本)のスィッチ SWに接続されている。すなわち、 P 接する 2つのブロックで 同じ判定論理を使用する。これにより、 WPよりアドレスオフセット値 Aだけ後の行アド レスと、隣接する 2つのブロックのうちの先頭の行アドレスとがー致したとき、これらの ブロックを構成する各ワード線に接続されたスィッチ SW力 それぞれ ONし、 RPより アドレスオフセット値 Cだけ前の行アドレスと、隣接する 2つのブロックのうちの最後部 のアドレスとがー致したときに、これらのブロックを構成する各ワード線に接続されたス イッチ SW力 それぞれ OFFする。
[0055] 次に、第 3の実施の形態の半導体記憶装置 lbの動作例を説明する。
図 6は、第 3の実施の形態の半導体記憶装置の動作を示すタイミングチャートであ る。
まず、書き込み動作が開始されると、スィッチ SW0、 SW1が ONする(ステップ S31
) o
[0056] その後、書き込み動作が開始されると、 WPよりアドレスオフセット値 1だけ後の行ァ ドレスと、ブロック 12、ブロック 13の先頭の行アドレス 6とが一致したとき、すなわち W P = 5のときスィッチ SW2、 SW3が ONする(ステップ S32)。
[0057] その後、書き込み動作により WPがインクリメントされると、 WPよりアドレスオフセット 値 1だけ後の行アドレスと、スィッチ SWが OFFしている隣接する 2つのブロックのうち
の先頭の行アドレスとが一致した各ブロックのスィッチ SWが順次 ONする。
[0058] 一方、読み出し動作が開始されると、 RPよりアドレスオフセット値 1だけ前の行ァドレ スと、ブロック 10、ブロック 11の最後部の行アドレス 5とが一致したとき、すなわち RP
= 6のときスィッチ SW0、 SW1が OFFする(ステップ S33)。
[0059] その後、読み出し動作により RPがインクリメントされると、 RPよりアドレスオフセット値
1だけ前の行アドレスと、スィッチ SWが〇Nしている隣接する 2つのブロックのうちの 最後部の行アドレスとが一致した各ブロックのスィッチ SWが順次 OFFする。
[0060] この第 3の実施の形態の半導体記憶装置 lbによれば、第 2の実施の形態の半導体 記憶装置 laと同様の効果が得られる。
さらに、第 3の実施の形態の半導体記憶装置 lbは、 1つのスィッチ信号で複数のス イッチ SWの ONZOFFを行うため、効率よく制御を行うことができる。
[0061] なお、本発明では、スィッチ SWを〇Nするときのみ本実施の形態を適用してもよい し、スィッチ SWを OFFするときのみ本実施の形態を適用してもよい。
また、本実施の形態では、隣接する 2つのブロックについて説明した力 ブロックの 組み合わせはこれに限定されなレ、。
[0062] 次に、半導体記憶装置の第 4の実施の形態について説明する。
図 7は、第 4の実施の形態の半導体記憶装置を示すブロック図である。 以下、第 4の実施の形態の半導体記憶装置 lcについて、前述した第 2の実施の形 態の半導体記憶装置 laとの相違点を中心に説明し、同様の事項については、その 説明を省略する。
[0063] 第 4の実施の形態の半導体記憶装置 1は、スィッチ信号出力部 3bを有している点 が第 2の実施の形態と異なっている。
スィッチ信号出力部 3bは、スィッチ信号出力部 3に比べて演算部 31aと同じ機能を 有する演算部 31cと、演算部 31bと同じ機能を有する演算部 31dと、演算部 31cおよ び演算部 31dによって生成されるアドレス信号 C2および D2をデコードするデコーダ
37とをさらに備えている。
[0064] 演算部 31aは、アドレス制御部 2から出力される WPとオフセット値 A1とからアドレス 信号 C1を生成し、出力する。
演算部 31bは、アドレス制御部 2から出力される RPとオフセット値 B1とからアドレス 信号 D1を生成し、出力する。
[0065] 演算部 31cは、アドレス制御部 2から出力される WPとオフセット値 A2とからアドレス 信号 C2を生成し、出力する。
演算部 31dは、アドレス制御部 2から出力される RPとオフセット値 B2とからアドレス 信号 D2を生成し、出力する。
[0066] デコーダ 32は、偶数番目のブロック(ブロック 11、ブロック 13、 · · ·、ブロック(Y—1) )に接続されたスィッチ SWに対するスィッチ信号を出力し、デコーダ 37は、奇数番目 のブロック(ブロック 10、ブロック 12、 · · ·、ブロック(Y) )に接続されたスィッチ SWに 対するスィッチ信号を出力する。
[0067] 次に、第 4の実施の形態の半導体記憶装置 lcの動作例を説明する。
図 8は、第 4の実施の形態の半導体記憶装置の動作を示すタイミングチャートであ る。
また、以下では、オフセット値 Al = l、 Bl =4、 A2 = 4、 B2 = lとする。
[0068] まず、書き込み動作の開始に先立って、スィッチ SWOが ONする。また、スィッチ S W1が ONする(ステップ S41 )。
その後、書き込み動作が開始されると、 WPよりアドレスオフセット値 1だけ後の行ァ ドレスと、ブロック 12の先頭の行アドレス 6とが一致したとき、すなわち WP = 5のときス イッチ SW2が ONする。また、 WPよりアドレスオフセット値 4だけ後の行アドレスと、ブ ロック 13の先頭の行アドレス 9とが一致したとき、すなわち WP = 5のときスィッチ SW3 力 SONする(ステップ S42)。
その後、書き込み動作により WPがインクリメントされると、 WPよりアドレスオフセット 値 1だけ後の行アドレスと、先頭の行アドレスとがー致した偶数番目のブロックに対応 するスィッチ SWが順次 ONする。また、 WPよりアドレスオフセット値 4だけ後の行アド レスと、先頭の行アドレスとがー致した奇数番目のブロックに対応するスィッチ SWが 順次 ONする。
[0069] 一方、読み出し動作が開始されると、 RPよりアドレスオフセット値 4だけ前の行ァドレ スと、ブロック 10の最後部の行アドレス 2とが一致したとき、すなわち RP = 6のときスィ
ツチ SWOが OFFする。また、 RPよりアドレスオフセット値 1だけ前の行アドレスと、ブロ ック 11の最後部の行アドレス 5とが一致したとき、すなわち RP = 6のときスィッチ SW1 が OFFする(ステップ S43)。
[0070] その後、読み出し動作により RPがインクリメントされると、 RPよりアドレスオフセット値
4だけ前の行アドレスと、最後部の行アドレスとがー致した偶数番目のブロックのスィ ツチ力 S順次 OFFする。また、 RPよりアドレスオフセット値 1だけ前の行アドレスと、最後 部の行アドレスとがー致した奇数番目のブロックのスィッチが順次 OFFする。
[0071] この第 4の実施の形態の半導体記憶装置 lcによれば、第 2の実施の形態の半導体 記憶装置 laと同様の効果が得られる。
さらに、第 4の実施の形態の半導体記憶装置 lcによれば、複数のブロックを 1つの ブロックと同じように制御することができる。
[0072] なお、本発明では、スィッチ SWを〇Nするときのみ本実施の形態を適用してもよい し、スィッチ SWを OFFするときのみ本実施の形態を適用してもよい。
次に、半導体記憶装置の第 5の実施の形態について説明する。
[0073] 図 9は、第 5の実施の形態の半導体記憶装置を示すブロック図である。
以下、第 5の実施の形態の半導体記憶装置 Idについて、前述した第 1の実施の形 態の半導体記憶装置 1との相違点を中心に説明し、同様の事項については、その説 明を省略する。
[0074] 第 5の実施の形態の半導体記憶装置 Idは、アドレス制御部 2aと、スィッチ信号出 力部 3cとを有しており、アドレス制御部 2aは、シーケンサ 23の発生するアドレスによ る制御を行う、すなわち FIFO制御を行わなレ、(シリアル書き込み、シリアル読み出し 制御を行わない)点が第 1の実施の形態と異なっている。
[0075] アドレス制御部 2aは、シーケンサ 23により WPに対してオフセット値 Aだけシーケン ス上で前のアドレス値(以下、「FastWP」という)を生成し、 RPに対してオフセット値 B だけシーケンス上で後のアドレス値(以下、「LateRP」とレ、う)を生成する。
[0076] デコーダ 32は、入力される FastWPおよび LateRPをデコードし、スィッチ信号 P0 〜P (x)を生成する。
次に、第 5の実施の形態の半導体記憶装置 Idの動作を説明する。
[0077] ライト信号がアドレス制御部 2aに入力されると、シーケンサ 23は、 FastWPを生成し てスィッチ信号出力部 3cに出力する。また、シーケンサ 23は、 FastWPよりオフセット 値 Aだけ前の WPを生成する。そして、アドレス制御部 2aは、 WPをメモリ本体 4に出 力する。
[0078] また、リード信号がアドレス制御部 2aに入力されると、シーケンサ 23は、 RPを生成 し、 RPをメモリ本体 4に出力する。また、シーケンサ 23は、 RPよりオフセット値 Bだけ 前の LateRPを生成してスィッチ信号出力部 3cに出力する。
[0079] デコーダ 32は、入力された FastWPおよび LateRPをデコードし、スィッチ信号 PO
〜P (x)を生成する。
次に、第 5の実施の形態の半導体記憶装置 Idの動作例を説明する。
[0080] 図 10は、第 5の実施の形態の半導体記憶装置の動作を示すタイミングチャートであ る。
まず、書き込み動作に先立って、スィッチ SWOが ONする(ステップ S51)。
[0081] その後、書き込み動作が開始されると、 WPよりアドレスオフセット値 1だけ後の Fast WPに対応するスィッチ SWが ONする。すなわち WP = 0のとき FastWP = 2となり、 スィッチ SW2が ONする(ステップ S52)。
[0082] その後、書き込み動作により WPがインクリメントされると、 WPよりアドレスオフセット 値 1だけ後の FastWPに対応するスィッチ SWが順次 ONする。
一方、読み出し動作が開始されると、 RPよりアドレスオフセット値 1だけ前の LateR Pに対応するスィッチ SWが OFFする。すなわち RP = 1のとき LateRP = 2となり、スィ ツチ SW2が OFFする(ステップ S53)。
[0083] その後、読み出し動作により RPがインクリメントされると、 RPよりアドレスオフセット値 1だけ前の LateRPに対応するスィッチ SWが順次 OFFする。
この第 5の実施の形態の半導体記憶装置 Idによれば、第 1の実施の形態の半導体 記憶装置 1と同様の効果が得られる。
[0084] さらに、第 5の実施の形態の半導体記憶装置 Idによれば、 FastWPおよび LateR レイに対しても本発明を適用することができる。
[0085] 次に、半導体記憶装置の第 6の実施の形態について説明する。
図 11は、第 6の実施の形態の半導体記憶装置を示すブロック図である。 以下、第 6の実施の形態の半導体記憶装置 leについて、前述した第 5の実施の形 態の半導体記憶装置 Idとの相違点を中心に説明し、同様の事項については、その 説明を省略する。
[0086] 第 6の実施の形態の半導体記憶装置 leは、スィッチ信号出力部 3cと、メモリ本体 4 aとを有し、メモリセルアレイ 41が複数(本実施の形態では 3つ)の行アドレスをひとま とめにしたブロック(BL)単位で構成されている点が第 1の実施の形態と異なっている
[0087] また、本実施の形態のスィッチ SWは、 FastWPと、ブロックにシーケンス上最初に 書き込むアドレスとがー致したとき〇Nする。
次に、第 6の実施の形態の半導体記憶装置 leの動作例を説明する。
[0088] 図 12は、第 6の実施の形態の半導体記憶装置の動作を示すタイミングチャートであ る。
まず、書き込み動作に先立って、スィッチ SWOが ONする(ステップ S61)。
[0089] その後、書き込み動作が開始されると、 WPよりアドレスオフセット値 1だけ後の Fast
WPと、ブロック 11の先頭の行アドレス 5とが一致したとき、すなわち FastWP = 5のと き、スィッチ SW2が ONする(ステップ S62)。
[0090] その後、書き込み動作により WPがインクリメントされると、 WPよりアドレスオフセット 値 1だけ後の FastWPと、先頭の行アドレスとがー致したブロックに対応するスィッチ
SWが順次 ONする。
[0091] 一方、読み出し動作が開始されると、 RPよりアドレスオフセット値 1だけ前の LateR
Pと、ブロック 10の最後に読み取られた行アドレスとがー致したとき、すなわち、 Late
RP = 0のとき、スィッチ SWOが OFFする(ステップ S63)。
[0092] その後、読み出し動作により RPがインクリメントされると、 RPよりアドレスオフセット値
1だけ前の LateRPと、最後に読み取られた行アドレスとがー致したブロックに対応す るスィッチ SWが順次 OFFする。
[0093] この第 6の実施の形態の半導体記憶装置 leによれば、第 5の実施の形態の半導体
記憶装置 Idと同様の効果が得られる。
さらに、第 6の実施の形態の半導体記憶装置 leでは、スィッチ SWの ON/OFF制 御をブロック単位にすることにより、スィッチ SW、デコーダ 32、レジスタ 33の負荷を低 減させることができるため、さらに、消費電力を低減させることができる。
[0094] 次に、第 7の実施の形態の半導体記憶装置について説明する。
図 13は、第 7の実施の形態の半導体記憶装置を示すブロック図である。 以下、第 7の実施の形態の半導体記憶装置 Ifについて、前述した第 6の実施の形 態の半導体記憶装置 leとの相違点を中心に説明し、同様の事項については、その 説明を省略する。
[0095] 第 7の実施の形態の半導体記憶装置 Ifは、アドレス制御部 2と、デコーダ 32aを備 えるスィッチ信号生成部 3dとを有し、アドレス制御部 2では、 FastWPと、 LateRPを 生成せず、デコーダ 32aが、 WPと、ブロックにシーケンス上最初に書き込むアドレス よりオフセット値 Aだけシーケンス上で前のアドレス値(以下「LFWA」とレ、う)とが一致 したときに、対応するスィッチ SWを ONし、 RPと、ブロックにシーケンス上最後に書き 込むアドレス(ブロック最終ではなレ、)よりオフセット値 Bだけシーケンス上で後のアド レス値(以下「DLRA」とレ、う)とが一致したとき、対応するスィッチ SWを OFFするスィ ツチ信号 P0〜P (X)を生成する。
[0096] 次に、第 7の実施の形態の半導体記憶装置 Ifの動作例を説明する。
図 14は、第 7の実施の形態の半導体記憶装置の動作例を示すタイミングチャート である。
[0097] なお、以下では、オフセット値 A= l、 B = lとする。
まず、書き込み動作に先立って、スィッチ SW0が ONする(ステップ S71)。 その後、書き込み動作が開始されると、デコーダ 32aは、シーケンス上ブロック 11に 最初に書き込む WP = 5のアドレスオフセット値 1だけシーケンス上で前のアドレス値 2を LWFAに設定し、 WP = 2がデコーダ 32aに入力されたとき、スィッチ SW1を〇N するスィッチ信号 PIを出力する。これにより、スィッチ SW1が ONする(ステップ S72)
[0098] その後、デコーダ 32aは、シーケンス上ブロック 12に最初に書き込む WP = 7のアド
レスオフセット値 1だけシーケンス上で前のアドレス値 3を LFWAに設定し、 WP = 3 がデコーダ 32aに入力されたとき、スィッチ SW2を ONするスィッチ信号 P2を出力す る。これにより、スィッチ SW2が ONする(ステップ S73)。
[0099] 一方、デコーダ 32aは、シーケンス上ブロック 10に最後に書き込む RP = 0のァドレ スオフセット値 1だけシーケンス上で後のアドレス値 5を DLRAに設定し、 RP = 5がデ コーダ 32aに入力されたとき、スィッチ SW0を OFFするスィッチ信号 P0を出力する。 これにより、スィッチ SW0が OFFする(ステップ S74)。
[0100] 以降、同様にして動作が進められる。
この第 7の実施の形態の半導体記憶装置 Πによれば、第 6の実施の形態の半導体 記憶装置 leと同様の効果が得られる。
[0101] さらに、第 7の実施の形態の半導体記憶装置 Ifでは、アドレス制御部に変更をカロえ る必要がないため、装置の構成を簡易なものとすることができる。
なお、本実施の形態では、ブロックの配置を行アドレス順に構成している力 これに 限らず、例えば、アドレスシーケンスにあわせて連続しないアドレスに配置することで 、デコード論理の簡易化、ブロックの電源 ON時間の短縮を図ることができる。
[0102] 次に、半導体記憶装置の第 8の実施の形態について説明する。
図 15は、第 8の実施の形態の半導体記憶装置を示すブロック図である。 以下、第 8の実施の形態の半導体記憶装置 lgについて、前述した第 7の実施の形 態の半導体記憶装置 Ifとの相違点を中心に説明し、同様の事項については、その 説明を省略する。
[0103] 第 8の実施の形態の半導体記憶装置 lgは、スィッチ信号出力部 3eを有し、一致し たアクセス回数を判定する論理をスィッチ SWの ON/OFF制御に付加している点が 第 7の実施の形態と異なっている。
[0104] スィッチ信号出力き 3eは、デコーダ 32aと、レジスタ 33と、 380、 381、 382〜38 ( Y)とを有している。
マスク回路 380〜38 (Y)は、それぞれ、デコーダ 32aの出力部とレジスタ 33の入力 部との間に設けられている。
[0105] 以降、マスク回路 380〜38 (Y)について説明する力 マスク回路 380〜38 (Υ)の
構成は、互いに等しいため、代表的にマスク回路 380について説明する。
マスク回路 380は、カウント部 Cnt (0)と、信号マスク部 m0とを有している。
[0106] カウント部 Cnt (0)は、それぞれ WPと LFWAとの一致を判断する信号をカウンタで カウントし、予め設定されたカウント数が設定された回数 SOと一致した場合、マスク解 除信号を出力する。
[0107] また、カウント部 Cnt (0)は、 RPと DLRAとの一致を判断する信号をカウンタでカウ ントし、それぞれカウント数が設定された回数 SOと一致した場合、マスク解除信号を 出力する。
[0108] 信号マスク部 mOは、マスク解除信号が入力されない状態では、デコーダ 32aから 入力されたスィッチ信号の論理をレジスタ 33に出力せずに保持し、マスク解除信号 が入力されると、そのスィッチ信号を出力する。すなわち、スィッチ SW0を〇Nするス イッチ信号を受けている場合は、マスク解除信号を受けて、スィッチ SW0を ONする スィッチ信号をレジスタ 33に出力し、スィッチ SW0を OFFするスィッチ信号を受けて レ、る場合は、マスク解除信号を受けてスィッチ SW0を OFFするスィッチ信号をレジス タ 33に出力する。
[0109] 但し、カウント部 Cnt (0)は、 WPと LFWAとの一致と、 RPと DLRAとの一致とを別 個にカウントする。
次に、第 8の実施の形態の半導体記憶装置 1の動作例を説明する。
[0110] 図 16は、第 8の実施の形態の半導体記憶装置の動作例を示すタイミングチャート である。
なお、以下の説明では、オフセット値 A、 B = l、回数 S0〜S (Y)は、それぞれ「2」 に設定されているとする。
[0111] まず、書き込み動作に先立って、スィッチ SW0が ONする(ステップ S81)。
その後、書き込み動作が開始されると、デコーダ 32aは、シーケンス上ブロック 11に 最初に書き込む WP = 4のアドレスオフセット値 1だけシーケンス上で前のアドレス値 2を LWFAに設定し、 1回目の WP = 2がデコーダ 32aに入力されたとき、スィッチ S W1を〇Nするスィッチ信号 P1をマスク回路 380に出力する。これにより、信号マスク 部 mOは、スィッチ SW1を ONするスィッチ信号 P1を保持する。また、マスク回路 380
のカウント部 Cnt (O)が 1つカウントアップする(ステップ S82)。 2回目の WP = 2がデ コーダ 32aに入力されたとき、デコーダ 32aは、再びスィッチ SW1を ONするスィッチ 信号 P1をマスク回路 380に出力する。これにより、カウント部 Cnt (0)が 1つカウントァ ップする。この結果、カウント部 Cnt (0)のカウント数と、 SOの値と力 S—致し、カウント 部 Cnt (0)は、マスク解除信号を信号マスク部 m0に出力する。そして、信号マスク部 m0は、スィッチ SW1を ONするスィッチ信号 P1を出力する。これによりスィッチ SW1 が〇Nする(ステップ S83)。
[0112] その後、デコーダ 32aは、シーケンス上ブロック 12に最初に書き込む WP = 6のアド レスオフセット値 1だけシーケンス上で前のアドレス値 4を LWFAに設定し、 LWFA= 4と、 WPとが一致する回数を、カウント部 Cntlがカウントする。 2回目の WP = 4がデ コーダ 32aに入力されたとき、スィッチ SW2を ONするスィッチ信号 P2を出力する。こ れによりスィッチ SW2が ONする(ステップ S84)。
[0113] 一方、読み出し動作が開始されると、デコーダ 32aは、シーケンス上ブロック 10に最 後に書き込む RP = 0のアドレスオフセット値 1だけシーケンス上で後のアドレス値 3を DLRAに設定し、 1回目の RP = 0がデコーダに入力されたとき、スィッチ SW0を OF Fするスィッチ信号 P0をマスク回路 380に出力する。これにより、信号マスク部 m0は 、スィッチ SW0を OFFするスィッチ信号 P0を保持する。また、マスク回路 380のカウ ント部 Cnt (0)が 1つカウントアップする(ステップ S85)。 2回目の RP = 0がデコーダ 3 2aに入力されたとき、デコーダ 32aは、再びスィッチ SW0を OFFするスィッチ信号 P 0をマスク回路 380に出力する。これにより、カウント部 Cnt (0)が 1つカウントアップす る。この結果、カウント部 Cnt (0)のカウント数と、 S0の値とがー致し、カウント部 Cnt ( 0)は、マスク解除信号を信号マスク部 m0に出力する。そして、信号マスク部 m0は、 スィッチ SW0を OFFするスィッチ信号 P0を出力する。これによりスィッチ SW0が〇F Fする(ステップ S86)。
[0114] 以降、同様にして動作が進められる。
この第 8の実施の形態の半導体記憶装置 lgによれば、第 7の実施の形態の半導体 記憶装置 Ifと同様の効果が得られる。
[0115] さらに、第 8の実施の形態の半導体記憶装置 lgでは、マスク回路 380〜38 (Y)を
設けることにより、シーケンス上、同一ワード線に複数回の書き込み、読み出しをする 各ワード線に対しても誤動作なくスィッチ SWの ON/OFFを行うことができる。
[0116] 次に、半導体記憶装置の第 9の実施の形態について説明する。
図 17は、第 9の実施の形態の半導体記憶装置を示すブロック図である。 以下、第 9の実施の形態の半導体記憶装置 lhについて、前述した第 8の実施の形 態の半導体記憶装置 lgとの相違点を中心に説明し、同様の事項については、その 説明を省略する。
[0117] 第 9の実施の形態の半導体記憶装置 lhは、マスク回路 380a〜38 (Y) aを備えるス イッチ信号生成部 3fを有している点が第 8の実施の形態と異なっている。
マスク回路 380a〜38 (Y) aは、それぞれ、タイマ TmO〜Tm (Y)を有している。
[0118] タイマ TmO〜Tm (Y)は、それぞれ、スィッチ信号出力部 3の外部に設けられた CL
K (クロック)と電気的に接続されている。
以降、マスク回路 380a〜38 (Y) aについて説明する力 マスク回路 380a〜38 (Y) aの構成は、互いに等しいため、代表的にマスク回路 380について説明する。
[0119] 図 18は、第 9の実施の形態の信号マスク部を示すブロック図である。
タイマ TmOは、 CLK51から、タイマ TmO内部に設けられたカウンタに入力される C
LK信号をカウントし、ガード時間 TOに相当するカウント数分が経過するまで、スイツ チ SW0を OFFするスィッチ信号 P0をマスクする、すなわちスィッチ信号 P0の状態を 変化させなレ、マスク信号を生成する。
[0120] タイマ TmOは、時間 TOに相当するカウント数分が経過すると、マスク信号を解除す るマスク解除信号を生成する。
信号マスク部 mOは、デコーダ 32からスィッチ SW0を〇Nするスィッチ信号 P0を受 けている場合は、カウント部 CntOからのマスク解除信号のみを受けてスィッチ SW0を
ONするスィッチ信号 P0をレジスタ 33に出力する。
[0121] また、信号マスク部 mO力 デコーダ 32からスィッチ SW0を OFFするスィッチ信号 P
0を受けている場合は、カウント部 CntOからのマスク解除信号と、 TmOからのマスク 解除信号とを受けて、スィッチ SW0を OFFするスィッチ信号 P0をレジスタ 33に出力 する。
[0122] 次に、第 9の実施の形態の半導体記憶装置 1の動作例を説明する。
図 19は、第 9の実施の形態の半導体記憶装置の動作例を示すタイミングチャート である。
[0123] なお、以下の説明では、回数30〜3 (丫)= 1とする。
また、図 19中「タイマ」は、ガード時間 TOの継続時間を示す。
第 9の実施の形態の半導体記憶装置 1は、書き込み開始時からガード時間 TOの力 ゥントが開始される。以降、第 8の実施の形態の半導体記憶装置 1と同様に動作が行 われ、第 8の実施の形態のステップ S86と同様に、シーケンス上ブロック 10に最後に 書き込む RP = 0のアドレスオフセット値 1だけシーケンス上で後のアドレス値 3を DLR Aに設定し、 2回目の RP = 0がデコーダ 32aに入力されたとき、デコーダ 32は、再び スィッチ SW0を OFFするスィッチ信号 P0を出力する。 (ステップ S91)。
[0124] このとき、ガード時間 TOの間、タイマ TmOでマスク信号が生成されているため、信 号マスク部 mOは、デコーダ 32aから入力されたスィッチ信号 POの論理をレジスタ 33 に出力せずに保持するため、この時点ではスィッチ SWOは OFFしない。ガード時間 TO経過後に、タイマ TmOが、マスク解除信号を生成する。これにより、信号マスク部 mOは、スィッチ SWOを OFFするスィッチ信号 POをレジスタ 33に出力する。よって、 スィッチ SW0が OFFする(ステップ S92)。
[0125] 以降、同様にして動作が進められる。
この第 9の実施の形態の半導体記憶装置 lhによれば、第 8の実施の形態の半導体 記憶装置 lgと同様の効果が得られる。
[0126] さらに、第 9の実施の形態の半導体記憶装置 lhでは、スィッチ SWの ON/OFF回 数を低減させることができるため、スイッチングにより生じる消費電流を低減させること ができる。
[0127] なお、本実施の形態ではタイマ TmO〜Tm (Y)に CLK51のクロックを入力したが、 これに限らず、例えば、各種プログラマブルカウンタの出力等を入力してもよい。 また、本実施の形態では、書き込み開始時からガード時間 TOのカウントを開始した が、これに限らず、任意の時間、例えば、書き込み終了からガード時間 TOのカウント を開始してもよい。
[0128] また、本実施の形態では、マスク回路 380a〜38 (Y) a毎にタイマ TmO〜Tm (Y)を 設けた力 S、これに限らず、例えば、複数のマスク回路で 1つのタイマを共有する構成と なっていてもよい。この場合、個々のタイマのガード時間のカウント開始および終了の タイミングは、特に限定されないが、例えば、他のタイマのカウント終了や、カウント開 始のタイミングと同期させる方法等が挙げられる。
[0129] また、本実施の形態では、タイマ TmOは、ガード時間 TOの間スィッチ SWOを OFF するスィッチ信号をマスクするマスク信号を生成したが、これに限らず、例えば、ガー ド時間 TOの間、任意のスィッチ SWを ONするスィッチ信号をマスクするマスク信号を 生成してもよいし、スィッチ SWの ONZOFFに拘わらず、スィッチ信号をマスクする マスク信号を生成してもよレ、。
[0130] 次に、半導体記憶装置の第 10の実施の形態について説明する。
図 21は、第 10の実施の形態の半導体記憶装置を示すブロック図である。 以下、第 10の実施の形態の半導体記憶装置 liについて、前述した第 4の実施の 形態の半導体記憶装置 lcとの相違点を中心に説明し、同様の事項については、そ の説明を省略する。
[0131] 第 10の実施の形態の半導体記憶装置 liは、スィッチ信号出力部 3gを有し、各プロ ックに対応するスィッチ SWの ON/OFF条件を判定する論理に書き込みアドレス(
WP)、読み出しアドレス (RP)の一致からのアクセス回数を判定する手段を有してい る点が第 4の実施の形態と異なっている。
[0132] 第 10の実施の形態のスィッチ信号出力部 3gは、演算部 34a、 34bと、カウンタ 35a
、 35bと、一致判定/レジスタ制御部 regO〜reg (Y)とを有している。
演算部 34aは、 WPとブロックにシーケンス上最初に書き込むアドレス(以下「FWA
」という)とが一致したときに、信号を出力する。
[0133] 演算部 34bは、 RPとブロックにシーケンス上最後に書き込むアドレス(以下「FRA」 という)とが一致したときに、信号を出力する。
カウンタ 35a、 35bは、それぞれ、一致判定/レジスタ制御部 regO〜reg (Y)に接 続されている。
[0134] カウンタ 35aは、演算部 34aからの信号の回数をカウントし、一致判定/レジスタ制
御部 regO〜reg (Y)に出力する。
カウンタ 35bは、演算部 34bからの信号の回数をカウントし、一致判定/レジスタ制 御部 regO〜reg (Y)に出力する。
[0135] 以降、一致判定 Zレジスタ制御部 regO〜reg (Y)について説明するが、一致判定
/レジスタ制御部 regO〜reg (Y)の構成は、互いに等しいため、代表的に一致判定
/レジスタ制御部 reglについて説明する。
[0136] 図 21は、第 10の実施の形態の一致判定/レジスタ制御部を示すブロック図である 一致判定/レジスタ制御部 reglは、演算部 51aと演算部 51bと、 Reg制御部 52と を有している。
[0137] 演算部 51aは、カウンタ 35aの出力と、カウント数 WC1との一致をみて、 Reg制御部
52に信号を出力する。 Reg制御部 52は、演算部 51aからの出力によりスィッチ SW1 を ONするスィッチ信号 P1を出力する。
[0138] また、演算部 51bは、カウンタ 35bの出力と、カウント数 RC1との一致をみて、 Reg 制御部 52に信号を出力する。 Reg制御部 52は、演算部 51bからの出力によりスイツ チ SW1を OFFするスィッチ信号 P1を出力する。
[0139] 次に、第 10の実施の形態の半導体記憶装置 liの動作例を説明する。
図 22は、第 10の実施の形態の半導体記憶装置の動作例を示すタイミングチャート である。
[0140] なお、以下の説明では、 FWA= 1、 FRA= 2、 WC0 = 0、 WC1 = 3、 WC2 = 6、 W C3 = 9、 RC0 = 5、 RC1 = 7、 RC2 = 11とする。
また、「WPカウンタ値」は、カウンタ 35aの値を示す。「RPカウンタ値」は、カウンタ 3 5bの値を示す。
[0141] まず、書き込み動作の開始に先立って、スィッチ SW0を〇Nする(ステップ S101)。
その後、書き込み動作が開始されると、演算部 34aに WP = 1が入力され、 FWA = 1と一致し、それ以降は、 WPが読み込まれる毎に、カウンタ 35aのカウント数がインク リメントされる。そして、 3つ目の WPが演算部 31aに入力されたとき、カウンタ 35aの力 ゥント数が 3となり、 WC1と一致し、一致判定 Zレジスタ制御部 reglは、スィッチ SW1
を ONするスィッチ信号 PIを出力する(ステップ S102)。
[0142] その後、 6つ目の WPが演算部 31aに入力されたとき、カウンタ 35aのカウント数が 6 となり、 WC2と一致し、一致判定/レジスタ制御部 reg2は、スィッチ SW2を ONする スィッチ信号 P2を出力する (ステップ S103)。
[0143] 一方、読み出し動作が開始されると、演算部 34bに RP = 2が入力され、 FRA= 2と 一致し、それ以降は、 RPが読み込まれる毎に、カウンタ 35bのカウント数がインクリメ ントされる。そして、 5つ目の RPが演算部 31bに入力されたとき、カウンタ 35bのカウ ント数が 5となり、 RC0と一致し、一致判定/レジスタ制御部 regOは、スィッチ SW0を
OFFするスィッチ信号を出力する (ステップ S104)。
[0144] その後、 7つ目の WPが演算部 31aに入力されたとき、カウンタ 35aのカウント数が 7 となり、 RC2と一致し、一致判定/レジスタ制御部 reglは、スィッチ SW1を OFFする スィッチ信号 P1を出力する (ステップ S105)。
[0145] 以下、同様にして動作が行われる。
この第 10の実施の形態の半導体記憶装置 liによれば、第 4の実施の形態の半導 体記憶装置 lcと同様の効果が得られる。
[0146] さらに、第 10の実施の形態の半導体記憶装置 liでは、アドレス値との一致をみるこ となぐアクセスカウント数でブロック電源の制御を行うため、判定論理の単純化を図 ること力 Sできる。
[0147] 本発明の半導体記憶装置は、携帯情報端末や携帯電話機 (PHS (Personal Handy phone System)も含む)等の電子機器に適用することができる。特に、その制御の複 雑さのために、連続通話時間、連続待ち受け時間の短さが問題となっている WCD MA方式の携帯電話機では、わずかな低消費電力の積み上げが、待ち受け時間の 長期化につながることから、本発明の低消費電力方式を携帯電話機に適用し、連続 通話時間や連続待ち受け時間を長くすることが本発明の特徴的な部分の 1つである
[0148] 以上、本発明の好適な実施の形態について詳述したが、本発明は、その特定の実 施の形態に限定されるものではない。
また、本発明では、前記各実施の形態の任意の 2以上の構成(特徴)を適宜組み合
わせてもよい。
[0149] なお、前述した各実施の形態の半導体記憶装置は、アドレス制御部 2の WP生成部
21および RP生成部 22で、 WPおよび RPを生成した力 これに限らず、外部から固 定のシーケンスを受けつけ、得られた WPおよび RPをアドレス制御部 2内のレジスタ に保管するよう構成してもよい。
[0150] また、前述した初期状態では、スィッチ SWOから所定個(本実施の形態ではスイツ チ SW0)は、アドレス制御部からの動作開始信号によって、予め〇Nさせたが、これ に限らず、最初にアクセスを行う WPは既知のため、例えば、初段のスィッチ SW (本 実施の形態では SWO)から所定個は、アイドノレ時、常時通電しておいてもよい。
[0151] 上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が 当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用 例に限定されるものではなぐ対応するすべての変形例および均等物は、添付の請 求項およびその均等物による本発明の範囲とみなされる。
符号の説明
[0152] 1、 la〜: li 半導体記憶装置
2、 2a アドレス制御部
3、 3a〜3g スィッチ信号出力部
4、 4a メモリ本体
10、 11、 1Y ブロック
21 ライトポインタ生成部
22 リードポインタ生成部
23 シーケンサ
31a、 31b、 31c、 31d 演算部
32 デコーダ
41 メモリセルアレイ
42 スィッチ
380〜38 (Y) マスク回路
CntO カウント部
mO 信号マスク部 P0〜P(x) スィッチ信号 SW スィッチ
TmO〜Tm(Y) タイマ