TWI835417B - 電子裝置 - Google Patents

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TWI835417B
TWI835417B TW111144733A TW111144733A TWI835417B TW I835417 B TWI835417 B TW I835417B TW 111144733 A TW111144733 A TW 111144733A TW 111144733 A TW111144733 A TW 111144733A TW I835417 B TWI835417 B TW I835417B
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許烱發
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瑞昱半導體股份有限公司
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Abstract

本發明揭露一種電子裝置，包含有第一電路模組與第二電路模組。該第一電路模組包含有寫入指標產生電路與寫入資料產生電路，用以產生寫入指標與寫入資料。該第二電路模組包含有儲存單元、讀取指標產生電路與比較器，其中該儲存單元用以儲存該寫入資料，該讀取指標產生電路用以產生讀取指標，且該比較器用以比較該寫入指標與該讀取指標，以決定自該儲存單元讀取該寫入資料；其中該寫入指標與該寫入資料分別透過多個繞線傳送至該第二電路模組，且該多個繞線的訊號傳輸時間大於該第一電路模組所使用之時脈訊號的一個週期。

Description

電子裝置
本發明係有關於長距離訊號傳遞的兩個電路模組。
超大型積體電路通常會被劃分為多個電路模組，而每一個電路模組再進行電路佈局時會做成一個硬體巨集(hard macro)。若是有部分的硬體巨集距離較遠，訊號便會需要透過長距離的繞線來進行傳遞。然而，當硬體巨集所使用的時脈頻率很高時，上述長距離訊號傳遞可能會需要花費數個到數十個時脈週期。因此，為了解決長距離訊號傳遞所造成之正反器的設置時間違反(setup time violation)的問題，傳統上需要在長距離繞線上每隔一段適當距離變插入一級時序重置管道正反器(retimed pipeline flip-flop)。
然而，上述插入時序重置管道正反器會有以下幾個缺點。首先，此工作會極度依賴自動擺放與繞線(Automatic Placement and Routing，APR)工程師的經驗且沒有效率，且相關的電路設計並無法重複使用。此外，所插入的時序重置管道正反器會造成較大的晶片面積，且由於每一個正反器都需要時脈訊號來觸發，故會提高時脈樹(clock tree)在設計上的複雜度。
因此，本發明的目的之一在於提出一種長距離訊號傳遞的兩個電路模組，其可以不需要在長距離訊號傳遞路徑上使用時序重置管道正反器，以解決先前技術中所述的問題。
在本發明的一個實施例中，揭露了一種電子裝置，其包含有一第一電路模組與一第二電路模組。該第一電路模組包含有一寫入指標產生電路與一寫入資料產生電路，其分別用以產生一寫入指標與一寫入資料。該第二電路模組包含有一儲存單元、一讀取指標產生電路與一比較器，其中該儲存單元用以儲存該寫入資料，該讀取指標產生電路用以產生一讀取指標，且該比較器用以比較該同步後的寫入指標與該讀取指標，以決定是否自該儲存單元讀取該寫入資料，以供產生一讀取資料；其中該寫入指標產生電路所產生的該寫入指標與該寫入資料產生電路所產生的該寫入資料係分別透過多個繞線傳送至該第二電路模組，且該多個繞線的訊號傳輸時間大於該第一電路模組所使用之一第一時脈訊號的一個週期。
110,210:第一電路模組
111,211:寫入指標產生電路
112,212:寫入資料產生電路
114_1~114_(x+1):寫入脈衝產生電路
120,220:第二電路模組
130,230:同步電路
140:儲存單元
150,250:比較器
160,260:讀取指標產生電路
170:多工器
180,280:多工器
190,290:輸出電路
213:寫入致能訊號產生電路
214:寫入位址產生電路
240:靜態隨機存取記憶體
clk1:時脈訊號
clk1’:時脈訊號
clk2:時脈訊號
EN:致能訊號
rd_ptr:讀取指標
wr_ptr:寫入指標
wr_ptr’:同步後寫入指標
wdata:寫入資料
wr_ps[0]~wr_ps[x]:寫入脈衝訊號
wr_en:寫入致能訊號
wr_addr:位址訊號
第1圖為根據本發明一實施例之包含一第一電路模組以及一第二電路模組之電子裝置的示意圖。
第2圖為根據本發明另一實施例之包含一第一電路模組以及一第二電路模組之電子裝置的示意圖。
第1圖為根據本發明一實施例之包含一第一電路模組110以及一第二 電路模組120之電子裝置的示意圖。如第1圖所示，第一電路模組110包含了一寫入指標產生電路111、一寫入資料產生電路112及多個寫入脈衝產生電路114_1~114_(x+1)。寫入指標產生電路111用來產生寬度為M位元的寫入指標wr_ptr，寫入資料產生電路112用來產生寬度為N位元的寫入資料wdata，且寫入脈衝產生電路114_1~114_(x+1)分別用來產生寫入脈衝訊號wr_ps[0]~wr_ps[x]。需注意的是，上述的寫入指標產生電路111、寫入資料產生電路112及多個寫入脈衝產生電路114_1~114_(x+1)的輸出端係以正反器來實現，但本發明並不以此為限。第二電路模組120包含了一同步電路(synchronizer)130、一儲存單元140、一比較器150、一讀取指標產生電路160、一多工器170、一多工器180及一輸出電路190。同步電路130可以由多個正反器來實現，而讀取指標產生電路160與輸出電路190係以正反器來實現。儲存單元140包含了多個正反器，例如第1圖所示之寬度(width)為N且深度(depth)為(x+1)的多個正反器。
在本實施例中，第一電路模組110係用來將資料寫入至第二電路模組120中，且第一電路模組110與第二電路模組120之間具有長距離的繞線以供訊號傳輸。具體來說，寫入指標產生電路111、寫入資料產生電路112及多個寫入脈衝產生電路114_1~114_(x+1)中的每一者均透過多個反相器(inverter)或是緩衝器(buffer)將訊號傳輸至第二電路模組120，其中訊號傳輸路徑的時間為數個時脈週期，例如8~10個時脈週期，且兩個相鄰反相器/緩衝器之間的訊號延遲小於時脈訊號clk1的一個週期。一般來說，寫入指標wr_ptr、寫入資料wdata及脈衝訊號wr_ps[0]~wr_ps[x]的走線長度應盡量相似(例如走線應等長)，以及繞線上的反向器或緩衝器的數量也應盡量相近(例如相等)。這樣的設計可以使得這些遠距離繞線在不同製程飄移、溫度及電壓變化下都得到相近的傳遞延遲時間。此外，第一電路模組110係使用一時脈訊號clk1以供電路操作，第二電路模組120係使用 時脈訊號clk2以供電路操作。時脈訊號clk1與時脈訊號clk2可以屬於相同時脈域(clock domain)或不同時脈域。
在本實施例中，同步電路130係用來避免寫入指標wr_ptr在時脈域交叉(clock domain crossing)的過程中出現亞穩態(metastable)的問題。因此，同步電路130可以包含兩級或以上的正反器。此外，儲存單元140之正反器深度應大於或等於同步電路130內正反器的階級的數量與一參數的總和。當時脈訊號clk1、clk2具有相同頻率時，該參數可以為“2”。當時脈訊號clk1、clk2的頻率不同時，該參數可以根據頻率的比例被決定。舉例來說，若同步電路130具有兩級正反器，且時脈訊號clk1、clk2具有相同頻率，儲存單元140之正反器深度可以是大於或等於“4”的任何數值，亦即圖示的“x”為大於或等於“3”的任何數值。此外，儲存單元140中每一個N位元正反器可以視為一個條目(entry)，儲存單元140之正反器深度即為條目的數量，而寫入指標wr_ptr係用來指出儲存單元140中一特定條目。因此，寫入指標wr_ptr的位元數與儲存單元140之正反器深度應滿足以下關係：2^M>D，其中M為寫入指標wr_ptr的位元數，而D為儲存單元140之正反器深度。舉例來說，假設儲存單元140之正反器深度為“6”，M應大於或等於“3”。
在第一電路模組110的操作中，寫入指標產生電路111產生寫入指標wr_ptr以指出儲存單元140的一條目，以使對應於該條目的寫入脈衝訊號致能，以將寫入資料wdata寫入至對應的條目中。舉例來說，假設寫入指標產生電路111產生寫入指標wr_ptr以指出儲存單元140的第一個條目，寫入脈衝產生電路114_1會產生寫入脈衝訊號wr_ps[0]至儲存單元140的第一個條目，以觸發其中的正反器儲存來自寫入資料產生電路112的寫入資料wdata。此時其餘的寫入脈衝訊號wr_ps[1]~wr_ps[x]為未致能(disable)狀態，例如維持在低電壓準位。假設寫入指 標產生電路111產生寫入指標wr_ptr以指出儲存單元140的第二個條目，寫入脈衝產生電路114_2會產生寫入脈衝訊號wr_ps[1]至儲存單元140的第二個條目，以觸發其中的正反器儲存來自寫入資料產生電路112的寫入資料wdata。此時其餘的寫入脈衝訊號wr_ps[0]、wr_ps[2]~wr_ps[x]為未致能狀態。在本實施例中，寫入指標產生電路111會依序產生對應至寫入脈衝訊號wr_ps[0]~wr_ps[x]的寫入指標wr_ptr，以依序將寫入資料wdata由儲存單元140的第一個條目寫入至最後一個條目。接著再重複產生對應至寫入脈衝訊號wr_ps[0]~wr_ps[x]的寫入指標wr_ptr，以再次依序將寫入資料wdata由儲存單元140的第一個條目寫入至最後一個條目...以此類推。
在一實施例中，為了降低寫入指標wr_ptr在訊號傳遞上的誤差，寫入指標wr_ptr的M個位元在進入下一個時脈週期只會變化一個位元，例如採用格雷碼(gray code)來進行編碼。舉例來說，假設M等於“3”，在時脈訊號clk1的第一個週期，寫入指標wr_ptr的三個位元為“000”；在時脈訊號clk1的第二個週期，寫入指標wr_ptr的三個位元為“001”；在時脈訊號clk1的第三個週期，寫入指標wr_ptr的三個位元為“011”；在時脈訊號clk1的第四個週期，寫入指標wr_ptr的三個位元為“010”，...以此類推。
在另一實施例中，可以使用約翰碼(Johnson code)編碼來實現寫入指標wr_ptr。此外，可以省略或以等效電路來實現多工器180。
在第二電路模組120的操作中，同步電路130使用時脈訊號clk2對寫入指標wr_ptr進行取樣，以產生同步後寫入指標wr_ptr’。同時地，讀取指標產生電路160依序產生對應至儲存單元140的第一個條目寫入至最後一個條目的讀取指 標rd_ptr，其中讀取指標rd_ptr與寫入指標wr_ptr係具有相同的位元數與相同的編碼方式，且相同的讀取指標rd_ptr與寫入指標wr_ptr係指向儲存單元140的相同條目。比較器150比較同步後寫入指標wr_ptr’與讀取指標rd_ptr。若同步後寫入指標wr_ptr’與讀取指標rd_ptr不一致，表示讀取指標rd_ptr所指向之儲存單元140的條目已經完成資料寫入。因此，多工器170根據讀取指標rd_ptr選擇所對應之儲存單元140的條目產生讀取資料rdata，且比較器150產生致能訊號EN以使得讀取資料rdata可以透過多工器180與輸出電路190輸出至後端電路。此外，在時脈訊號clk2的下一個週期，讀取指標產生電路160遞增讀取指標rd_ptr的內容以指向儲存單元140的下一個條目。若比較器150判斷同步後寫入指標wr_ptr’與讀取指標rd_ptr仍不一致，多工器170根據讀取指標rd_ptr選擇所對應之儲存單元140的下一個條目產生讀取資料rdata。接著，在時脈訊號clk2的再下一個週期，讀取指標產生電路160繼續遞增讀取指標rd_ptr，直到同步後寫入指標wr_ptr’與讀取指標rd_ptr相同，或者有其他需要暫時停止讀取資料的狀況發生為止。
在一實施例中，寫入資料wdata可以嵌入(embed)相關的指示欄位(indication field)，例如標頭欄位或結尾欄位，以供輔助第二電路模組120讀取資料。
在第1圖之第一電路模組110與第二電路模組120中，透過寫入指標產生電路111、寫入資料產生電路112及多個寫入脈衝產生電路114_1~114_(x+1)的設計，在第一電路模組110與第二電路模組120之間的長距離繞線上便不需要設置時序重置管道正反器或其他的正反器，可降低正反器的數量、降低時脈樹在設計上的複雜度、且降低了功率消耗。再者，由於不需要擺放時序重置管道正反器，可減少APR工程師的負擔，且電路設計可以重複使用(reusable)。此外， 透過在第二電路模組120中使用同步電路130來產生同步後寫入指標wr_ptr’，可以有效且正確地觸發第二電路模組120中的讀取操作。
在第1圖的實施例中，寫入指標產生電路111所產生的寫入指標wr_ptr係透過多個反相器傳送至第二電路模組120，然而，本發明並不以此為限。在其他的實施例中，寫入指標產生電路111可以放置於靠近第二電路模組120的區域。由於寫入指標wr_ptr的內容與寫入脈衝訊號wr_ps[0]~wr_ps[x]具有特定關係，寫入指標產生電路111可以根據寫入脈衝訊號wr_ps[0]~wr_ps[x]產生出寫入指標wr_ptr。此時便可以不需要在寫入指標產生電路111與第二電路模組120的同步電路130之間設置反相器/緩衝器，或是僅需設置數量較少的反相器/緩衝器。
第2圖為根據本發明一實施例之包含一第一電路模組210以及一第二電路模組220之電子裝置的示意圖。如第2圖所示，第一電路模組210包含了一寫入指標產生電路211、一寫入資料產生電路212、一寫入致能訊號產生電路213以及一寫入位址產生電路214。寫入指標產生電路211用來產生寬度為M位元的寫入指標wr_ptr，寫入資料產生電路212用來產生寬度為N位元的寫入資料wdata，寫入致能訊號產生電路213用來產生一寫入致能訊號wr_en以致能第二電路模組220中的一儲存單元(在本實施例中以靜態隨機存取記憶體(Static Random Access Memory，SRAM)240來實現)，且寫入位址產生電路214用來產生一位址訊號wr_addr以指向靜態隨機存取記憶體240中的一特定位址。需注意的是，上述的寫入指標產生電路211、寫入資料產生電路212、寫入致能訊號產生電路213以及寫入位址產生電路214的輸出端係以正反器來實現，但本發明並不以此為限。第二電路模組220包含了一同步電路(synchronizer)230、靜態隨機存取記憶體240、一比較器250、一讀取指標產生電路260、一多工器280及一輸出電路290。同步電 路230可以由多個正反器來實現，而讀取指標產生電路260與輸出電路290係以正反器來實現。
在本實施例中，第一電路模組210係用來將資料寫入至第二電路模組220中，且第一電路模組210與第二電路模組220之間具有長距離的繞線以供訊號傳輸。具體來說，寫入指標產生電路211、寫入資料產生電路212、寫入致能訊號產生電路213以及寫入位址產生電路214中的每一者均透過多個反相器或是緩衝器將訊號傳輸至第二電路模組220，其中訊號傳輸路徑的時間為數個時脈週期，例如8~10個時脈週期，且兩個相鄰反相器/緩衝器之間的訊號延遲小於時脈訊號clk1的一個週期。一般來說，寫入指標wr_ptr、寫入資料wdata、寫入致能訊號wr_en、位址訊號wr_addr及時脈訊號clk1’的走線長度應盡量相似(例如走線應等長)，以及繞線上的反向器或緩衝器的數量也應盡量相近(例如相等)。這樣的設計可以使得這些遠距離繞線在不同製程飄移、溫度及電壓變化下都得到相近的傳遞延遲時間。舉例來說，各走線到靜態隨機存取記憶體240的最大延遲差異應小於時脈訊號clk1的一個週期。此外，第一電路模組210係使用一時脈訊號clk1以供電路操作，第二電路模組220係使用時脈訊號clk2以供電路操作。時脈訊號clk1與時脈訊號clk2可以是屬於相同時脈域或不同時脈域。
在第一電路模組210的操作中，寫入指標產生電路211產生寫入指標wr_ptr。類似於第1圖所示之寫入指標產生電路111，寫入指標wr_ptr的內容會隨著時脈訊號clk1的週期而遞增。為了降低寫入指標wr_ptr在訊號傳遞上的誤差，寫入指標wr_ptr的M個位元在進入下一個時脈週期時只會變化一個位元，例如採用格雷碼來進行編碼。此外，在時脈訊號clk1的一個週期，寫入致能訊號產生電路213會產生寫入致能訊號wr_en，且寫入位址產生電路214會產生位址訊號 wr_addr，以供靜態隨機存取記憶體240儲存來自寫入資料產生電路212的寫入資料wdata。
在另一實施例中，可以使用約翰碼編碼來實現第2圖中寫入指標wr_ptr。此外，可以省略或以等效電路來實現多工器280。
在第二電路模組220的操作中，同步電路230使用時脈訊號clk2對寫入指標wr_ptr進行取樣，以產生同步後寫入指標wr_ptr’。同時地，讀取指標產生電路260產生讀取指標rd_ptr，其中讀取指標rd_ptr與寫入指標wr_ptr係具有相同的位元數與相同的編碼方式，且相同的讀取指標rd_ptr與寫入指標wr_ptr係指向靜態隨機存取記憶體240的相同條目。比較器250比較同步後寫入指標wr_ptr’與讀取指標rd_ptr。若同步後寫入指標wr_ptr’與讀取指標rd_ptr不一致，表示讀取指標rd_ptr所指向之靜態隨機存取記憶體240的條目已經完成資料寫入。因此，靜態隨機存取記憶體240根據讀取指標rd_ptr選擇的條目產生讀取資料rdata，且比較器250產生致能訊號EN以使得讀取資料rdata可以透過多工器280與輸出電路290來輸出至後端電路。此外，在時脈訊號clk2的下一個週期，讀取指標產生電路260遞增讀取指標rd_ptr的內容以指向靜態隨機存取記憶體240的下一個條目。若比較器250判斷同步後寫入指標wr_ptr’與讀取指標rd_ptr仍不一致，靜態隨機存取記憶體240根據讀取指標rd_ptr產生讀取資料rdata。接著，時脈訊號clk2的再下一個週期，讀取指標產生電路260繼續遞增讀取指標rd_ptr，直到同步後寫入指標wr_ptr’與讀取指標rd_ptr相同，或者有其他需要暫時停止讀取資料的狀況發生為止。
在第2圖之第一電路模組210與第二電路模組220中，透過寫入指標產 生電路211、寫入資料產生電路212及寫入致能訊號產生電路213及寫入位址產生電路214的設計，在第一電路模組210與第二電路模組220之間的長距離繞線上便不需要設置時序重置管道正反器或其他的正反器，可降低正反器的數量、降低時脈樹在設計上的複雜度、且降低了功率消耗。再者，由於不需要擺放時序重置管道正反器，可減少APR工程師的負擔，且電路設計可以重複使用。此外，透過在第二電路模組220中使用同步電路230來產生同步後寫入指標wr_ptr’，可以有效且正確地觸發第二電路模組220中的讀取操作。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
110:第一電路模組
111:寫入指標產生電路
112:寫入資料產生電路
114_1~114_(x+1):寫入脈衝產生電路
120:第二電路模組
130:同步電路
140:儲存單元
150:比較器
160:讀取指標產生電路
170:多工器
180:多工器
190:輸出電路
clk1:時脈訊號
clk2:時脈訊號
EN:致能訊號
rd_ptr:讀取指標
wr_ptr:寫入指標
wr_ptr’:同步後寫入指標
wdata:寫入資料
wr_ps[0]~wr_ps[x]:寫入脈衝訊號

Claims (10)

  1. 一種電子裝置，包含有：一第一電路模組，包含有：一寫入指標產生電路，用以產生一寫入指標；以及一寫入資料產生電路，用以產生一寫入資料；以及一第二電路模組，包含有：一儲存單元，用以儲存該寫入資料；一讀取指標產生電路，用以產生一讀取指標；以及一比較器，用以比較該寫入指標與該讀取指標，以決定是否自該儲存單元讀取該寫入資料，以產生一讀取資料；其中該寫入指標產生電路所產生的該寫入指標與該寫入資料產生電路所產生的該寫入資料係分別透過多個繞線傳送至該第二電路模組，且該多個繞線的訊號傳輸時間大於該第一電路模組所使用之一第一時脈訊號的一個週期。
  2. 如申請專利範圍第1項所述之電子裝置，其中該多個繞線上分別設置多個反相器或緩衝器，以驅動該寫入指標與該寫入資料，且該多個繞線上不具有正反器。
  3. 如申請專利範圍第1項所述之電子裝置，其中該儲存單元包含了多個條目(entry)，每一個條目包含了多個正反器，且該第一電路模組包含有：多個寫入脈衝產生電路，用以分別產生多個寫入脈衝訊號至該多個條目，以選擇性地將該寫入資料寫入至該多個條目中的其一。
  4. 如申請專利範圍第3項所述之電子裝置，其中該寫入資料的寬度為N位元，每一個條目包含N個正反器，該寫入指標的寬度為M位元，該多個條目的數量為D，且2^M大於D。
  5. 如申請專利範圍第3項所述之電子裝置，其中該多個寫入脈衝產生電路所產生的該多個寫入脈衝訊號係分別透過另外多個繞線傳送至該儲存單元，且該另外多個繞線的訊號傳輸時間大於該第一時脈訊號的一個週期。
  6. 如申請專利範圍第5項所述之電子裝置，其中該另外多個繞線上分別設置多個反相器或緩衝器，以驅動該多個寫入脈衝訊號，且該另外多個繞線上不具有正反器。
  7. 如申請專利範圍第3項所述之電子裝置，其中該寫入指標產生電路根據該多個寫入脈衝訊號產生該寫入指標。
  8. 如申請專利範圍第3項所述之電子裝置，其中該寫入指標產生電路、該寫入資料產生電路與該多個寫入脈衝產生電路的輸出端係以正反器來實現。
  9. 如申請專利範圍第1項所述之電子裝置，其中該儲存單元為一靜態隨機存取記憶體，且該第一電路模組包含有：一寫入致能訊號產生電路，用以產生一寫入致能訊號以致能該靜態隨機存取記憶體；以及 一寫入位址產生電路，用以產生一位址訊號以指向該靜態隨機存取記憶體中的一特定位址。
  10. 如申請專利範圍第1項所述之電子裝置，其中該第二電路模組所使用之一第二時脈訊號與該第一電路模組所使用之該第一時脈訊號係位於不同的時脈域(clock domain)。
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