CN118113112A - 电子装置 - Google Patents

Abstract

本发明披露一种电子装置，包含有第一电路模块与第二电路模块。该第一电路模块包含有写入指针产生电路与写入数据产生电路，用以产生写入指针与写入数据。该第二电路模块包含有储存单元、读取指针产生电路与比较器，其中该储存单元用以储存该写入数据，该读取指针产生电路用以产生读取指针，且该比较器用以比较该写入指针与该读取指针，以决定自该储存单元读取该写入数据；其中该写入指针与该写入数据分别通过多个绕线传送至该第二电路模块，且该多个绕线的信号传输时间大于该第一电路模块所使用之时钟信号的一个周期。

Description

电子装置

技术领域

本发明系有关于长距离信号传递的两个电路模块。

背景技术

超大规模集成电路通常会被划分为多个电路模块，而每一个电路模块再进行电路布局时会做成一个硬件宏(hard macro)。若是有部分的硬件宏距离较远，信号便会需要通过长距离的绕线来进行传递。然而，当硬件宏所使用的时钟频率很高时，上述长距离信号传递可能会需要花费数个到数十个时钟周期。因此，为了解决长距离信号传递所造成之触发器的设置时间违反(setup time violation)的问题，传统上需要在长距离绕线上每隔一段适当距离变插入一级时序重置管道触发器(retimed pipeline flip-flop)。

然而，上述插入时序重置管道触发器会有以下几个缺点。首先，此工作会极度依赖自动摆放与绕线(Automatic Placement and Routing，APR)工程师的经验且没有效率，且相关的电路设计并无法重复使用。此外，所插入的时序重置管道触发器会造成较大的芯片面积，且由于每一个触发器都需要时钟信号来触发，故会提高时钟树(clock tree)在设计上的复杂度。

发明内容

因此，本发明的目的之一在于提出一种长距离信号传递的两个电路模块，其可以不需要在长距离信号传递路径上使用时序重置管道触发器，以解决先前技术中所述的问题。

在本发明的一个实施例中，披露了一种电子装置，其包含有一第一电路模块与一第二电路模块。该第一电路模块包含有一写入指针产生电路与一写入数据产生电路，其分别用以产生一写入指针与一写入数据。该第二电路模块包含有一储存单元、一读取指针产生电路与一比较器，其中该储存单元用以储存该写入数据，该读取指针产生电路用以产生一读取指针，且该比较器用以比较该同步后的写入指针与该读取指针，以决定是否自该储存单元读取该写入数据，以供产生一读取数据；其中该写入指针产生电路所产生的该写入指针与该写入数据产生电路所产生的该写入数据系分别通过多个绕线传送至该第二电路模块，且该多个绕线的信号传输时间大于该第一电路模块所使用之一第一时钟信号的一个周期。

附图说明

第1图为根据本发明一实施例之包含一第一电路模块以及一第二电路模块之电子装置的示意图。

第2图为根据本发明另一实施例之包含一第一电路模块以及一第二电路模块之电子装置的示意图。

具体实施方式

第1图为根据本发明一实施例之包含一第一电路模块110以及一第二电路模块120之电子装置的示意图。如第1图所示，第一电路模块110包含了一写入指针产生电路111、一写入数据产生电路112及多个写入脉冲产生电路114_1～114_(x+1)。写入指针产生电路111用来产生宽度为M位的写入指针wr_ptr，写入数据产生电路112用来产生宽度为N位的写入数据wdata，且写入脉冲产生电路114_1～114_(x+1)分别用来产生写入脉冲信号wr_ps[0]～wr_ps[x]。需注意的是，上述的写入指针产生电路111、写入数据产生电路112及多个写入脉冲产生电路114_1～114_(x+1)的输出端系以触发器来实现，但本发明并不以此为限。第二电路模块120包含了一同步电路(synchronizer)130、一储存单元140、一比较器150、一读取指针产生电路160、一多任务器170、一多任务器180及一输出电路190。同步电路130可以由多个触发器来实现，而读取指针产生电路160与输出电路190系以触发器来实现。储存单元140包含了多个触发器，例如第1图所示之宽度(width)为N且深度(depth)为(x+1)的多个触发器。

在本实施例中，第一电路模块110系用来将数据写入至第二电路模块120中，且第一电路模块110与第二电路模块120之间具有长距离的绕线以供信号传输。具体来说，写入指针产生电路111、写入数据产生电路112及多个写入脉冲产生电路114_1～114_(x+1)中的每一者均通过多个反相器(inverter)或是缓冲器(buffer)将信号传输至第二电路模块120，其中信号传输路径的时间为数个时钟周期，例如8～10个时钟周期，且两个相邻反相器/缓冲器之间的信号延迟小于时钟信号clk1的一个周期。一般来说，写入指针wr_ptr、写入数据wdata及脉冲信号wr_ps[0]～wr_ps[x]的走线长度应尽量相似(例如走线应等长)，以及绕线上的反向器或缓冲器的数量也应尽量相近(例如相等)。这样的设计可以使得这些远距离绕线在不同制程飘移、温度及电压变化下都得到相近的传递延迟时间。此外，第一电路模块110系使用一时钟信号clk1以供电路操作，第二电路模块120系使用时钟信号clk2以供电路操作。时钟信号clk1与时钟信号clk2可以属于相同时钟域(clock domain)或不同时钟域。

在本实施例中，同步电路130系用来避免写入指针wr_ptr在时钟域交叉(clockdomain crossing)的过程中出现亚稳态(metastable)的问题。因此，同步电路130可以包含两级或以上的触发器。此外，储存单元140之触发器深度应大于或等于同步电路130内触发器的数量与一参数的总和。当时钟信号clk1、clk2具有相同频率时，该参数可以为“2”。当时钟信号clk1、clk2的频率不同时，该参数可以根据频率的比例被决定。举例来说，若同步电路130具有两级触发器，且时钟信号clk1、clk2具有相同频率，储存单元140之触发器深度可以是大于或等于“4”的任何数值，亦即图示的“x”为大于或等于“3”的任何数值。此外，储存单元140中每一个N位触发器可以视为一个条目(entry)，储存单元140之触发器深度即为条目的数量，而写入指针wr_ptr系用来指出储存单元140中一特定条目。因此，写入指针wr_ptr的位数与储存单元140之触发器深度应满足以下关系：2^M>D，其中M为写入指针wr_ptr的位数，而D为储存单元140之触发器深度。举例来说，假设储存单元140之触发器深度为“6”，M应大于或等于“3”。

在第一电路模块110的操作中，写入指针产生电路111产生写入指针wr_ptr以指出储存单元140的一条目，以使对应于该条目的写入脉冲信号使能，以将写入数据wdata写入至对应的条目中。举例来说，假设写入指针产生电路111产生写入指针wr_ptr以指出储存单元140的第一个条目，写入脉冲产生电路114_1会产生写入脉冲信号wr_ps[0]至储存单元140的第一个条目，以触发其中的触发器储存来自写入数据产生电路112的写入数据wdata。此时其余的写入脉冲信号wr_ps[1]～wr_ps[x]为未使能(disable)状态，例如维持在低电压准位。假设写入指针产生电路111产生写入指针wr_ptr以指出储存单元140的第二个条目，写入脉冲产生电路114_2会产生写入脉冲信号wr_ps[1]至储存单元140的第二个条目，以触发其中的触发器储存来自写入数据产生电路112的写入数据wdata。此时其余的写入脉冲信号wr_ps[0]、wr_ps[2]～wr_ps[x]为未使能状态。在本实施例中，写入指针产生电路111会依序产生对应至写入脉冲信号wr_ps[0]～wr_ps[x]的写入指针wr_ptr，以依序将写入数据wdata由储存单元140的第一个条目写入至最后一个条目。接着再重复产生对应至写入脉冲信号wr_ps[0]～wr_ps[x]的写入指针wr_ptr，以再次依序将写入数据wdata由储存单元140的第一个条目写入至最后一个条目…以此类推。

在一实施例中，为了降低写入指针wr_ptr在信号传递上的误差，写入指针wr_ptr的M个位在进入下一个时钟周期只会变化一个位，例如采用格雷码(gray code)来进行编码。举例来说，假设M等于“3”，在时钟信号clk1的第一个周期，写入指针wr_ptr的三个位为“000”；在时钟信号clk1的第二个周期，写入指针wr_ptr的三个位为“001”；在时钟信号clk1的第三个周期，写入指针wr_ptr的三个位为“011”；在时钟信号clk1的第四个周期，写入指针wr_ptr的三个位为“010”，…以此类推。

在另一实施例中，可以使用约翰码(Johnson code)编码来实现写入指针wr_ptr。此外，可以省略或以等效电路来实现多任务器180。

在第二电路模块120的操作中，同步电路130使用时钟信号clk2对写入指针wr_ptr进行取样，以产生同步后写入指针wr_ptr’。同时地，读取指针产生电路160依序产生对应至储存单元140的第一个条目写入至最后一个条目的读取指针rd_ptr，其中读取指针rd_ptr与写入指针wr_ptr系具有相同的位数与相同的编码方式，且相同的读取指针rd_ptr与写入指针wr_ptr系指向储存单元140的相同条目。比较器150比较同步后写入指针wr_ptr’与读取指针rd_ptr。若同步后写入指针wr_ptr’与读取指针rd_ptr不一致，表示读取指针rd_ptr所指向之储存单元140的条目已经完成数据写入。因此，多任务器170根据读取指针rd_ptr选择所对应之储存单元140的条目产生读取数据rdata，且比较器150产生使能信号EN以使得读取数据rdata可以通过多任务器180与输出电路190输出至后端电路。此外，在时钟信号clk2的下一个周期，读取指针产生电路160递增读取指针rd_ptr的内容以指向储存单元140的下一个条目。若比较器150判断同步后写入指针wr_ptr’与读取指针rd_ptr仍不一致，多任务器170根据读取指针rd_ptr选择所对应之储存单元140的下一个条目产生读取数据rdata。接着，在时钟信号clk2的再下一个周期，读取指针产生电路160继续递增读取指针rd_ptr，直到同步后写入指针wr_ptr’与读取指针rd_ptr相同，或者有其他需要暂时停止读取数据的状况发生为止。

在一实施例中，写入资料wdata可以嵌入(embed)相关的指示字段(indicationfield)，例如标头字段或结尾字段，以供辅助第二电路模块120读取数据。

在第1图之第一电路模块110与第二电路模块120中，通过写入指针产生电路111、写入数据产生电路112及多个写入脉冲产生电路114_1～114_(x+1)的设计，在第一电路模块110与第二电路模块120之间的长距离绕线上便不需要设置时序重置管道触发器或其他的触发器，可降低触发器的数量、降低时钟树在设计上的复杂度、且降低了功率消耗。再者，由于不需要摆放时序重置管道触发器，可减少APR工程师的负担，且电路设计可以重复使用(reusable)。此外，通过在第二电路模块120中使用同步电路130来产生同步后写入指针wr_ptr’，可以有效且正确地触发第二电路模块120中的读取操作。

在第1图的实施例中，写入指针产生电路111所产生的写入指针wr_ptr系通过多个反相器传送至第二电路模块120，然而，本发明并不以此为限。在其他的实施例中，写入指针产生电路111可以放置于靠近第二电路模块120的区域。由于写入指针wr_ptr的内容与写入脉冲信号wr_ps[0]～wr_ps[x]具有特定关系，写入指针产生电路111可以根据写入脉冲信号wr_ps[0]～wr_ps[x]产生出写入指针wr_ptr。此时便可以不需要在写入指针产生电路111与第二电路模块120的同步电路130之间设置反相器/缓冲器，或是仅需设置数量较少的反相器/缓冲器。

第2图为根据本发明一实施例之包含一第一电路模块210以及一第二电路模块220之电子装置的示意图。如第2图所示，第一电路模块210包含了一写入指针产生电路211、一写入数据产生电路212、一写入使能信号产生电路213以及一写入地址产生电路214。写入指针产生电路211用来产生宽度为M位的写入指针wr_ptr，写入数据产生电路212用来产生宽度为N位的写入数据wdata，写入使能信号产生电路213用来产生一写入使能信号wr_en以使能第二电路模块220中的一储存单元(在本实施例中以静态随机存取内存(Static RandomAccess Memory，SRAM)240来实现)，且写入地址产生电路214用来产生一地址信号wr_addr以指向静态随机存取内存240中的一特定地址。需注意的是，上述的写入指针产生电路211、写入数据产生电路212、写入使能信号产生电路213以及写入地址产生电路214的输出端系以触发器来实现，但本发明并不以此为限。第二电路模块220包含了一同步电路(synchronizer)230、静态随机存取内存240、一比较器250、一读取指针产生电路260、一多任务器280及一输出电路290。同步电路230可以由多个触发器来实现，而读取指针产生电路260与输出电路290系以触发器来实现。

在本实施例中，第一电路模块210系用来将数据写入至第二电路模块220中，且第一电路模块210与第二电路模块220之间具有长距离的绕线以供信号传输。具体来说，写入指针产生电路211、写入数据产生电路212、写入使能信号产生电路213以及写入地址产生电路214中的每一者均通过多个反相器或是缓冲器将信号传输至第二电路模块220，其中信号传输路径的时间为数个时钟周期，例如8～10个时钟周期，且两个相邻反相器/缓冲器之间的信号延迟小于时钟信号clk1的一个周期。一般来说，写入指针wr_ptr、写入数据wdata、写入使能信号wr_en、地址信号wr_addr及时钟信号clk1’的走线长度应尽量相似(例如走线应等长)，以及绕线上的反向器或缓冲器的数量也应尽量相近(例如相等)。这样的设计可以使得这些远距离绕线在不同制程飘移、温度及电压变化下都得到相近的传递延迟时间。举例来说，各走线到静态随机存取内存240的最大延迟差异应小于时钟信号clk1的一个周期。此外，第一电路模块210系使用一时钟信号clk1以供电路操作，第二电路模块220系使用时钟信号clk2以供电路操作。时钟信号clk1与时钟信号clk2可以是属于相同时钟域或不同时钟域。

在第一电路模块210的操作中，写入指针产生电路211产生写入指针wr_ptr。类似于第1图所示之写入指针产生电路111，写入指针wr_ptr的内容会随着时钟信号clk1的周期而递增。为了降低写入指针wr_ptr在信号传递上的误差，写入指针wr_ptr的M个位在进入下一个时钟周期时只会变化一个位，例如采用格雷码来进行编码。此外，在时钟信号clk1的一个周期，写入使能信号产生电路213会产生写入使能信号wr_en，且写入地址产生电路214会产生地址信号wr_addr，以供静态随机存取内存240储存来自写入数据产生电路212的写入数据wdata。

在另一实施例中，可以使用约翰码编码来实现第2图中写入指针wr_ptr。此外，可以省略或以等效电路来实现多任务器280。

在第二电路模块220的操作中，同步电路230使用时钟信号clk2对写入指针wr_ptr进行取样，以产生同步后写入指针wr_ptr’。同时地，读取指针产生电路260产生读取指针rd_ptr，其中读取指针rd_ptr与写入指针wr_ptr系具有相同的位数与相同的编码方式，且相同的读取指针rd_ptr与写入指针wr_ptr系指向静态随机存取内存240的相同条目。比较器250比较同步后写入指针wr_ptr’与读取指针rd_ptr。若同步后写入指针wr_ptr’与读取指针rd_ptr不一致，表示读取指针rd_ptr所指向之静态随机存取内存240的条目已经完成数据写入。因此，静态随机存取内存240根据读取指针rd_ptr选择的条目产生读取数据rdata，且比较器250产生使能信号EN以使得读取数据rdata可以通过多任务器280与输出电路290来输出至后端电路。此外，在时钟信号clk2的下一个周期，读取指针产生电路260递增读取指针rd_ptr的内容以指向静态随机存取内存240的下一个条目。若比较器250判断同步后写入指针wr_ptr’与读取指针rd_ptr仍不一致，静态随机存取内存240根据读取指针rd_ptr产生读取数据rdata。接着，时钟信号clk2的再下一个周期，读取指针产生电路260继续递增读取指针rd_ptr，直到同步后写入指针wr_ptr’与读取指针rd_ptr相同，或者有其他需要暂时停止读取数据的状况发生为止。

在第2图之第一电路模块210与第二电路模块220中，通过写入指针产生电路211、写入数据产生电路212及写入使能信号产生电路213及写入地址产生电路214的设计，在第一电路模块210与第二电路模块220之间的长距离绕线上便不需要设置时序重置管道触发器或其他的触发器，可降低触发器的数量、降低时钟树在设计上的复杂度、且降低了功率消耗。再者，由于不需要摆放时序重置管道触发器，可减少APR工程师的负担，且电路设计可以重复使用。此外，通过在第二电路模块220中使用同步电路230来产生同步后写入指针wr_ptr’，可以有效且正确地触发第二电路模块220中的读取操作。

以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。

【符号说明】

110,210:第一电路模块

111,211:写入指针产生电路

112,212:写入数据产生电路

114_1～114_(x+1):写入脉冲产生电路

120,220:第二电路模块

130,230:同步电路

140:储存单元

150,250:比较器

160,260:读取指针产生电路

170:多任务器

180,280:多任务器

190,290:输出电路

213:写入使能信号产生电路

214:写入地址产生电路

240:静态随机存取内存

clk1:时钟信号

clk1’:时钟信号

clk2:时钟信号

EN:使能信号

rd_ptr:读取指针

wr_ptr:写入指针

wr_ptr’:同步后写入指针

wdata:写入资料

wr_ps[0]～wr_ps[x]:写入脉冲信号

wr_en:写入使能信号

wr_addr:地址信号。

Claims (10)

1.一种电子装置，包含有：

一第一电路模块，包含有：

一写入指针产生电路，用以产生一写入指针；以及

一写入数据产生电路，用以产生一写入数据；以及

一第二电路模块，包含有：

一储存单元，用以储存该写入数据；

一读取指针产生电路，用以产生一读取指针；以及

一比较器，用以比较该写入指针与该读取指针，以决定是否自该储存单元读取该写入数据，以产生一读取数据；

其中该写入指针产生电路所产生的该写入指针与该写入数据产生电路所产生的该写入数据系分别通过多个绕线传送至该第二电路模块，且该多个绕线的信号传输时间大于该第一电路模块所使用之一第一时钟信号的一个周期。

2.如权利要求1所述的电子装置，其中该多个绕线上分别设置多个反相器或缓冲器，以驱动该写入指针与该写入数据，且该多个绕线上不具有触发器。

3.如权利要求1所述的电子装置，其中该储存单元包含了多个条目，每一个条目包含了多个触发器，且该第一电路模块包含有：

多个写入脉冲产生电路，用以分别产生多个写入脉冲信号至该多个条目，以选择性地将该写入数据写入至该多个条目中的其一。

4.如权利要求3所述的电子装置，其中该写入数据的宽度为N位，每一个条目包含N个触发器，该写入指针的宽度为M位，该多个条目的数量为D，且2^M大于D。

5.如权利要求3所述的电子装置，其中该多个写入脉冲产生电路所产生的该多个写入脉冲信号系分别通过另外多个绕线传送至该储存单元，且该另外多个绕线的信号传输时间大于该第一时钟信号的一个周期。

6.如权利要求5所述的电子装置，其中该另外多个绕线上分别设置多个反相器或缓冲器，以驱动该多个写入脉冲信号，且该另外多个绕线上不具有触发器。

7.如权利要求3所述的电子装置，其中该写入指针产生电路根据该多个写入脉冲信号产生该写入指针。

8.如权利要求3所述的电子装置，其中该写入指针产生电路、该写入数据产生电路与该多个写入脉冲产生电路的输出端系以触发器来实现。

9.如权利要求1所述的电子装置，其中该储存单元为一静态随机存取内存，且该第一电路模块包含有：

一写入使能信号产生电路，用以产生一写入使能信号以使能该静态随机存取内存；以及

一写入地址产生电路，用以产生一地址信号以指向该静态随机存取内存中的一特定地址。

10.如权利要求1所述的电子装置，其中该第二电路模块所使用之一第二时钟信号与该第一电路模块所使用之该第一时钟信号系位于不同的时钟域。