KR100974223B1 - 데이터 버스 인버전 기능을 갖는 반도체 집적회로 - Google Patents

Abstract

본 발명은 복수개의 출력 데이터 세트를 이용하여 DBI(Data Bus Inversion) 플래그 신호를 생성하도록 구성된 DBI 플래그 생성부; 상기 복수개의 출력 데이터 세트를 상기 DBI 플래그 신호에 따라 반전시켜 글로벌 전송 라인으로 전송하도록 구성된 데이터 반전부; 및 상기 글로벌 전송 라인을 통해 전송된 복수개의 출력 데이터 세트를 패드를 통해 출력하도록 구성된 복수개의 데이터 출력부를 구비한다.

반도체 집적회로, DBI

Description

데이터 버스 인버전 기능을 갖는 반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT WITH DATA BUS INVERSION}

본 발명은 반도체 집적회로에 관한 것으로서, 특히 데이터 버스 인버전(Data Bus Inversion: DBI) 기능을 갖는 반도체 집적회로에 관한 것이다.

도 1은 종래의 기술에 따른 DBI 기능을 갖는 반도체 집적회로의 블록도이다.

CPU(Central Processing Unit) 또는 GPU(Graphic Processing Unit)의 제어에 따라 데이터 저장을 위해 사용되는 반도체 집적회로 즉, 메인 메모리 또는 그래픽 메모리의 성능을 좌우하는 요소 중에서 데이터 처리속도가 차지하는 비중이 가장 크다.

따라서 데이터 처리속도의 향상을 위해 다양한 기술들이 적용되고 있으며,그 중 가장 많이 사용되고 있는 기술로서, 데이터 버스 인버전 기능을 들 수 있다.

데이터 버스 인버전 기능은 예를 들어, 8개의 데이터 중에서 하이 값 또는 로우 값을 갖는 데이터의 수가 4개 이상이면 현재 데이터를 반전시켜 전송하고, 그렇지 않으면 현재의 데이터를 반전시키지 않고 전송함으로써, 출력 데이터의 스위칭 횟수를 최소화하여 데이터 처리속도를 향상시키는 기능이다.

종래의 기술에 따른 데이터 버스 인버전 기능을 갖는 반도체 집적회로(1)는 도 1에 도시된 바와 같이, DBI 플래그 생성부(2), 제 1 내지 제 8 데이터 출력부(3 ~ 10) 및 제 1 내지 제 8 패드(11 ~ 18)를 구비한다.

상기 DBI 플래그 생성부(2)는 메모리 셀 영역에서 글로벌 전송 라인을 통해 출력된 전체 데이터(GIO<0:7><0:3>)에 대한 연산을 수행하여 데이터의 반전여부를 정의하는 DBI 플래그 신호(DFLAG<0:3>)를 생성한다.

상기 제 1 내지 제 8 데이터 출력부(3 ~ 10)는 각자에게 입력된 데이터(GIO0<0:3> ~ GIO7<0:3>)를 상기 DBI 플래그 신호(DFLAG<0:3>)에 따라 반전시킨 후, 지연과 다중화 및 파이프 래칭 과정을 거쳐 제 1 내지 제 8 패드(11 ~ 18)로 출력한다. 상기 제 1 내지 제 8 데이터 출력부(3 ~ 10)가 배치된 영역에는 반도체 집적회로의 데이터 입력 관련 회로(미 도시) 또한 배치되어 있다.

도 2는 도 1의 제 1 데이터 출력부의 내부 구성을 나타낸 블록도이다.

상기 제 1 내지 제 8 데이터 출력부(3 ~ 10)는 동일하게 구성되며, 그 중에서 제 1 데이터 출력부(30)는 도 2에 도시된 바와 같이, 제어/지연 회로부(3-1), 반전 회로부(3-2) 및 다중화/파이프 래치부(3-3)를 구비한다.

상기 제어/지연 회로부(3-1) 및 반전 회로부(3-2)가 상기 데이터(GIO0<0:3>)와 DBI 플래그 신호(DFLAG<0:3>)의 타이밍을 맞추기 위해 데이터(GIO0<0:3>)를 지연시키고, 상기 DBI 플래그 신호(DFLAG<0:3>)에 따라 반전시켜 출력한다.

상기 다중화/파이프 래치부(3-3)에 의해 상기 반전된 데이터의 다중화 및 파이프 래칭 동작이 이루어진다.

상술한 바와 같이, 종래의 기술에 따른 반도체 집적회로에서 데이터 버스 인버전은 DBI 플래그 생성부(2)에서 생성된 DBI 플래그 신호(DFLAG<0:3>)에 따라 상기 제 1 내지 제 8 데이터 출력부(3 ~ 10) 각각에서 이루어진다.

따라서 제 1 내지 제 8 데이터 출력부(3 ~ 10) 각각에 대하여 제어/지연 회로부(3-1) 및 반전 회로부(3-2)가 구성되어야 하므로 면적이 커지게 되고, 상술한 바와 같이, 데이터 입력 관련 회로가 배치된 영역에 위치하므로 회로 설계를 더욱 복잡하게 한다.

또한 제 1 내지 제 8 데이터 출력부(3 ~ 10) 각각에 대하여 데이터와 DBI 플래그 신호의 타이밍을 맞추어야 하므로 데이터 입출력 제어가 어려워지고, 결국 전체 패드의 데이터 입출력 타이밍이 일치하지 않는 오류를 유발할 수 있다.

본 발명은 데이터 출력부의 면적을 감소시키며, 데이터 입출력 제어의 안정성 및 정확성을 향상시킬 수 있도록 한 데이터 버스 인버전 기능을 갖는 반도체 집적회로를 제공함에 그 목적이 있다.

본 발명에 따른 데이터 버스 인버전 기능을 갖는 반도체 집적회로는 복수개의 출력 데이터 세트를 이용하여 DBI(Data Bus Inversion) 플래그 신호를 생성하도록 구성된 DBI 플래그 생성부; 상기 복수개의 출력 데이터 세트를 상기 DBI 플래그 신호에 따라 반전시켜 글로벌 전송 라인으로 전송하도록 구성된 데이터 반전부; 및 상기 글로벌 전송 라인을 통해 전송된 복수개의 출력 데이터 세트를 패드를 통해 출력하도록 구성된 복수개의 데이터 출력부를 구비함을 특징으로 한다.

본 발명에 따른 데이터 버스 인버전 기능을 갖는 반도체 집적회로는 복수개의 패드; 입력되는 데이터를 다중화 및 래치하여 상기 복수개의 패드로 출력하도록 구성된 복수개의 데이터 출력부; 메모리 셀 영역과 상기 복수개의 데이터 출력부 사이에 연결된 글로벌 전송 라인; 및 상기 글로벌 전송 라인 중간에 연결되어, 상기 메모리 셀 영역에서 전송된 데이터를 DBI 플래그 신호에 따라 반전시켜 상기 복수개의 데이터 출력부로 출력하도록 구성된 데이터 반전부를 구비함을 다른 특징으로 한다.

본 발명에 따른 데이터 버스 인버전 기능을 갖는 반도체 집적회로는 글로벌 전송 라인을 통해 전송된 데이터를 기설정된 순서로 래치하고 자신과 연결된 패드로 출력하도록 구성된 복수개의 데이터 출력부; 및 메모리 셀 영역에서 출력된 데이터를 적어도 하나의 입출력 스트로브 신호에 따른 타이밍에 DBI 플래그 신호에 따라 반전시켜 상기 글로벌 전송 라인을 통해 상기 복수개의 데이터 출력부로 전송하도록 구성된 데이터 반전부를 구비함을 또 다른 특징으로 한다.

본 발명에 따른 데이터 버스 인버전 기능을 갖는 반도체 집적회로는 데이터 출력부의 면적을 감소시킬 수 있으므로 레이 아웃 배치 및 회로 설계를 용이하게 할 수 있으며, 데이터 반전 동작이 각 데이터 출력부가 아닌 별도의 구성에서 일괄 처리되므로 데이터 입출력 제어의 안정성 및 정확도를 향상시킬 수 있음은 물론이고, 데이터 입출력 제어가 용이해진다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 데이터 버스 인버전 기능을 갖는 반도체 집적회로의 바람직한 실시예를 설명하면 다음과 같다.

도 3은 본 발명에 따른 DBI 기능을 갖는 반도체 집적회로의 블록도이다.

본 발명에 따른 데이터 버스 인버전 기능을 갖는 반도체 집적회로는 도 3에 도시된 바와 같이, DBI 플래그 생성부(110), 데이터 반전부(120), 제 1 내지 제 8 데이터 출력부(130 ~ 200) 및 제 1 내지 제 8 패드(210 ~ 280)를 구비한다.

상기 DBI 플래그 생성부(110)는 메모리 셀 영역(예를 들어, 코어 블록)에서 글로벌 전송 라인을 통해 출력된 전체 데이터(GIO<0:7><0:3>)에 대해 기설정된 DBI 연산을 수행하여 데이터의 반전여부를 정의하는 DBI 플래그 신호(DFLAG<0:3>)를 생성하도록 구성된다.

상기 글로벌 전송 라인은 메모리 셀 영역(미 도시)과 제 1 내지 제 8 데이터 출력부(130 ~ 200) 사이에 연결된다. 상기 데이터 반전부(120)는 글로벌 전송 라인 사이에 연결된다.

상기 데이터 반전부(120)는 데이터 반전 동작 즉, 상기 글로벌 전송 라인을 통해 전송된 전체 데이터(GIO<0:7><0:3>)를 제 1 입출력 스트로브 신호(IOSTBP<1>)에 따른 타이밍에 래치하고 상기 DBI 플래그 신호(DFLAG<0:3>)에 따라 반전시킨 후 제 2 입출력 스트로브 신호(IOSTBP<2>)에 따라 래치하여 상기 제 1 내지 제 8 데이터 출력부(130 ~ 200)로 출력하는 동작을 수행하도록 구성된다.

상기 제 1 내지 제 8 데이터 출력부(130 ~ 200)는 상기 데이터 반전부(120)에서 출력된 데이터(GIO0<0:3> ~ GIO7<0:3>)를 다중화하고 기설정된 순서로 래치하여 상기 제 1 내지 제 8 패드(210 ~ 280)로 출력하도록 구성된다.

상기 제 1 내지 제 8 데이터 출력부(130 ~ 200)는 동일하게 구성할 수 있다.

도 4는 도 3의 데이터 반전부의 내부 구성을 나타낸 블록도이다.

상기 데이터 반전부(120)는 도 4에 도시된 바와 같이, 각각의 데이터 세트(GIO<0><0:3> ~ GIO<7><0:3>)에 대한 데이터 반전 동작을 수행하기 위해 제 1 내지 제 8 반전 회로부(121 ~ 128)를 구비한다.

상기 제 1 내지 제 8 반전 회로부(121 ~ 128)는 제 1 입출력 스트로브 신호(IOSTBP<1>) 및 제 2 입출력 스트로브 신호(IOSTBP<2>)와 DBI 플래그 신 호(DFLAG<0:3>)를 공통 입력 받고, 데이터(GIO0<0:3> ~ GIO7<0:3>) 중에서 자신에 해당하는 데이터를 입력 받도록 구성된다.

상기 제 1 내지 제 8 반전 회로부(121 ~ 128)는 동일하게 구성할 수 있다.

도 5는 도 4의 제 1 반전 회로부의 회로도이다.

상기 제 1 반전 회로부(121)는 도 5에 도시된 바와 같이, 상기 데이터 세트(GIO<0><0:3>)의 각 데이터에 대한 데이터 반전 동작을 수행하기 위해 복수개의 로직 회로부(121-1 ~ 121-4)를 구비한다.

상기 복수개의 로직 회로부(121-1 ~ 121-4)는 동일하게 구성할 수 있다.

상기 로직 회로부(121-1)는 데이터(GIO<0><0>)를 제 1 입출력 스트로브 신호(IOSTBP<1>)에 따른 타이밍에 래치하고 상기 DBI 플래그 신호(DFLAG<0>)에 따라 반전시킨 후 제 2 입출력 스트로브 신호(IOSTBP<2>)에 따라 래치하여 상기 제 1 데이터 출력부(130)로 출력하도록 구성되며, 복수개의 인버터(IV1 ~ IV10) 및 복수개의 패스 게이트(PG1 ~ PG4)를 이용하여 구현할 수 있다.

도 6은 도 3의 제 1 데이터 출력부의 내부 구성을 나타낸 블록도이다.

상기 제 1 데이터 출력부(130)는 도 6에 도시된 바와 같이, 상기 제 1 반전 회로부(121)에서 출력된 데이터 세트(GIO0<0:3>)를 다중화하고 기설정된 순서로 래치하여 상기 제 1 패드(210)로 출력하도록 구성되며, 다중화/파이프 래치부(131)로 구현할 수 있다. 상기 다중화/파이프 래치부(131)는 일반적인 반도체 집적회로에서 사용되는 멀티플랙서(Multiplexer)와 파이프 래치(Pipe latch)로 구현할 수 있다.

이하, 본 발명에 따른 데이터 버스 인버전 기능을 갖는 반도체 집적회로의 동작을 설명하면 다음과 같다.

도 7은 본 발명에 따른 반도체 집적회로의 동작 타이밍도이다.

DBI 플래그 생성부(110)가 글로벌 전송 라인을 통해 전송된 전체 데이터(GIO<0:7><0:3>)에 대하여 정해진 DBI 연산을 수행하여 DBI 플래그 신호(DFLAG<0:3>)를 생성한다.

도 5를 참조하면, 데이터 반전부(120)가 글로벌 전송 라인을 통해 입력된 데이터(GIO<0:7><0:3>)를 제 1 입출력 스트로브 신호(IOSTBP<1>)에 따라 래치하여 래치 데이터(GIO_LAT)를 생성한다.

데이터 반전부(120)가 상기 래치 데이터(GIO_LAT)를 DBI 플래그 신호(DFLAG<0:3>)에 따라 반전시키고, 제 2 입출력 스트로브 신호(IOSTBP<2>)에 따라 래치하여 제 1 내지 제 8 데이터 출력부(130 ~ 200)로 출력한다.

상기 제 1 입출력 스트로브 신호(IOSTBP<1>)는 리드 명령(RD<0>)(또는 라이트 명령)에 따라 생성된 신호이고, 상기 제 2 입출력 스트로브 신호(IOSTBP<2>)는 상기 제 1 입출력 스트로브 신호(IOSTBP<1>)에 비해 한 클럭 만큼의 시차를 갖고 생성되는 신호이다. 상기 제 2 입출력 스트로브 신호(IOSTBP<2>)는 상기 제 1 입출력 스트로브 신호(IOSTBP<1>)를 한 클럭 만큼 지연시켜 생성할 수 있다.

상기 제 1 내지 제 8 데이터 출력부(130 ~ 200)는 상기 데이터 반전부(120)에서 출력된 데이터(DQ_GIO0 ~ DQ_GIO7)를 다중화하고 기설정된 순서로 래치하여 상기 제 1 내지 제 8 패드(210 ~ 280)로 출력한다.

상술한 바와 같이, 본 발명은 글로벌 전송 라인 사이에 구비된 데이터 반전 부를 통해 DBI 플래그 신호에 따른 데이터 반전 동작을 완료하고, 데이터 반전이 완료된 데이터를 글로벌 전송 라인을 통해 전송함으로써 데이터 출력부에서는 단순하게 데이터의 순서를 정하는 동작만을 수행하도록 하는 특징이 있습니다. 이와 같이 데이터 반전 동작이 일괄적으로 이루어지므로 데이터 입출력 제어가 간단해져 안정적이고 정확한 데이터 입출력이 가능하며, 데이터 출력부의 면적 또한 감소시킬 수 있습니다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 종래의 기술에 따른 데이터 버스 인버전 기능을 갖는 반도체 집적회로의 블록도,

도 2는 도 1의 제 1 데이터 출력부의 내부 구성을 나타낸 블록도,

도 3은 본 발명에 따른 데이터 버스 인버전 기능을 갖는 반도체 집적회로의 블록도,

도 4는 도 3의 데이터 반전부의 내부 구성을 나타낸 블록도,

도 5는 도 4의 제 1 반전 회로부의 회로도,

도 6은 도 3의 제 1 데이터 출력부의 내부 구성을 나타낸 블록도,

도 7은 본 발명에 따른 반도체 집적회로의 동작 타이밍도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

110: DBI 플래그 생성부 120: 데이터 반전부

130 ~ 200: 제 1 내지 제 8 데이터 출력부

210 ~ 280: 제 1 내지 제 8 패드

Claims (12)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 복수개의 패드;

   입력되는 데이터를 다중화 및 래치하여 상기 복수개의 패드로 출력하도록 구성된 복수개의 데이터 출력부;

   메모리 셀 영역과 상기 복수개의 데이터 출력부 사이에 연결된 글로벌 전송 라인; 및

   상기 글로벌 전송 라인 중간에 연결되어, 상기 메모리 셀 영역에서 전송된 데이터를 DBI 플래그 신호에 따라 반전시켜 상기 복수개의 데이터 출력부로 출력하도록 구성된 데이터 반전부를 구비하는 반도체 집적회로.
6. 제 5 항에 있어서,

   상기 데이터 반전부는

   상기 데이터를 입출력 스트로브 신호에 따른 타이밍에 상기 DBI 플래그 신호에 따라 반전시켜 출력하도록 구성된 복수개의 반전 회로부를 구비하는 것을 특징으로 하는 반도체 집적회로.
7. 제 6 항에 있어서,

   상기 반전 회로부는

   상기 데이터를 입출력 스트로브 신호에 따라 래치하여 래치 데이터를 생성하고, 상기 래치 데이터를 상기 DBI 플래그 신호에 따라 반전시켜 출력하도록 구성된 것을 특징으로 하는 반도체 집적회로.
8. 제 6 항에 있어서,

   상기 데이터 출력부는

   상기 데이터 반전부에서 출력된 데이터를 다중화 및 래치하여 상기 자신과 연결된 패드를 통해 출력하도록 구성된 것을 특징으로 하는 반도체 집적회로.
9. 삭제
10. 삭제
11. 삭제
12. 삭제

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