JP2008234818A - 半導体メモリ装置 - Google Patents

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Abstract

【課題】コマンド系信号を遅延させることにより、読み出し動作時におけるｔＡＡを改善すること。
【解決手段】本発明に係る半導体メモリ装置は、メモリ装置が書き込み動作を行っていることを示す識別信号を生成する識別信号生成部と、メモリ装置のコマンド系信号を、前記識別信号に応じて選択的に遅延させる選択的遅延部とを備える。また、メモリセルに格納されたデータ及び格納されるデータの移動経路であるデータ系伝送ラインと、メモリ装置のアドレス信号及びコマンド信号の移動経路であるコマンド系伝送ラインとを備え、前記コマンド系伝送ラインが、メモリ装置の書き込み動作時間に対応する遅延量を有し、書き込み動作時の遅延量が、読み出し動作時の遅延量より大きいことを特徴とする。
【選択図】図３

Description

本発明は、半導体メモリ装置に関し、より詳細には、半導体メモリ装置のｔＡＡを改善するためのものである。ここで、ｔＡＡとは、読み出しコマンドの入力後、データをどれだけ速く出力させ得るかを示す性能指数であって、半導体メモリ装置の性能を決めるうえで重要な値に該当する。
図１は、８つのバンクを有する従来の半導体メモリ装置を示す図である。
現在、メモリ装置の容量の拡大及びＤＤＲ３などの高性能メモリ装置への発展に伴い、従来の４バンク構造から８バンク構造に転換しつつある。
全体のチップからみると、データの入出力パッドに該当する部分を「ＤＱパッド」といい、アドレス及びコマンドの入出力パッドに該当する部分を「ＡＣパッド」という。このようなＡＣパッド及びＤＱパッドは、図示のように、チップの一箇所に集中している。したがって、その位置により、ＤＱパッドから遠い又は近いバンクが存在し、同じように、その位置により、ＡＣパッドから遠い又は近いバンクが存在する。同図において、「ＤＱ ＷＯＲＳＴ」、「ＣＭＤ ＢＥＳＴ」と表示されているバンク（バンク５、バンク７）の場合、ＤＱパッドからは遠く、かつＡＣパッドからは近いバンクを表す。また、「ＤＱ ＢＥＳＴ」、「ＣＭＤ ＷＯＲＳＴ」と表示されているバンク（バンク０、バンク２）の場合、ＤＱパッドからは近く、かつＡＣパッドからは遠いバンクを表す。
図２は、８つのバンクにおける書き込み動作を示すタイミング図である。
上段のタイミング図は、「ＤＱ ＷＯＲＳＴ」、「ＣＭＤ ＢＥＳＴ」と表示されているバンクが、最も速いＰＶＴ（プロセス、電圧、温度）条件のときの書き込み動作を示している。このとき、最も速いＰＶＴ条件とは、プロセスが速い特性を示す側に分布し、電圧が高く、かつ温度が低いため、ｔＡＡ特性が良い場合を意味する。これとは逆に、下段のタイミング図は、「ＤＱ ＢＥＳＴ」、「ＣＭＤ ＷＯＲＳＴ」の位置において、最も遅いＰＶＴ条件のときの書き込み動作を示している。
バンクに書き込まれるデータ（以下、「書き込みデータＷＲＩＴＥ ＤＡＴＡ」とする）は、ＤＱパッドから出発してバンク側に到着し、到着したデータは、バンク書き込みイネーブル信号ＢＷＥＮによってバンク側に書き込まれる。カラム選択信号ＹＳは、カラムアドレスによって選択される信号であり、この信号がアクティブになっている間に選択されたカラム側のメモリセルにデータが書き込まれる。ここで、カラム選択信号ＹＳは、バンク書き込みイネーブル信号ＢＷＥＮとわずかな時間差を有し、かつ同時にアクティブにならなければならない信号に該当し、バンク書き込みイネーブル信号ＢＷＥＮの遅延又は先行に応じて遅延又は先行されなければならない。
一般的に、バンクに到着する書き込みデータＷＲＩＴＥ ＤＡＴＡは、最小の遅延時間を有するように設計されるため、経由する論理ゲートの数を最小化する。ただし、バンクに到達するまでは長い金属導線を経由することになるが、これをＧＩＯ（Ｇｌｏｂａｌ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）線という。これは、主にＲＣ遅延特性を表し、ＰＶＴが最も速い条件のとき及び最も遅い条件のときにその変化の程度が小さいという特徴がある。これをデータ系信号伝送ラインとして分類する。図中の「ｔＧＩＯ」は、データ系信号のＰＶＴ変化による時間差を表す。
反面、バンク書き込みイネーブル信号ＢＷＥＮ又はカラム選択信号ＹＳの場合は、タイミングを調整する回路及び複雑な制御回路を経由するため、比較的多数の論理ゲートを経由するようになることから、ＰＶＴ変化に非常に敏感である。これをコマンド系信号として分類する。図中の「ｔＣＭＤ」は、コマンド系信号のＰＶＴ変化による時間差を表し、「ｔＧＩＯ」に比べて、「ｔＣＭＤ」の方がより大きいことを確認することができる。
バンクにデータが書き込まれるためには、データがコマンドより先に到着し、適切なタイミングマージン「ｔＭＡＲＧＩＮ」を確保しなければならない。一般的に、最も速いＰＶＴ条件では、ＰＶＴ条件に敏感なコマンド系信号ＢＷＥＮ，ＹＳが、書き込みデータＷＲＩＴＥ ＤＡＴＡのようなデータ系信号に比べてより速くなり、適切なタイミングマージン「ｔＭＡＴＧＩＮ」を確保できない場合が生じるため、コマンド系信号ＢＷＥＮ，ＹＳを予め遅延させておく。特に、図２の上段のタイミング図のように、コマンド系信号ＢＷＥＮ，ＹＳが最も速い条件となる「ＤＱ ＷＯＲＳＴ」、「ＣＭＤ ＢＥＳＴ」の位置において、最も速いＰＶＴ条件のときは、コマンド系信号ＢＷＥＮ，ＹＳを遅延させる必要性が更に高まる。
図２の下段のタイミング図は、コマンド系信号ＢＷＥＮ，ＹＳが最も遅い条件となる「ＤＱ ＢＥＳＴ」、「ＣＭＤ ＷＯＲＳＴ」の位置において、最も遅いＰＶＴ条件のときを表す。このとき、バンクに到着するデータ系信号の場合は、「ＤＱ ＢＥＳＴ」の位置にあり、ＰＶＴによる影響が少ないため、最も遅いＰＶＴ条件でも、比較的速くバンクに到着する。反面、コマンド系信号ＢＷＥＮ，ＹＳは、非常に遅くなるが、これは、「ＣＭＤ ＷＯＲＳＴ」の条件であるうえ、上述のように、最も速いＰＶＴ条件での適切なタイミングマージン「ｔＭＡＲＧＩＮ」を確保するため、予め遅延させておくコマンド系信号ＢＷＥＮ，ＹＳの遅延量がより多くなるからである（特許文献１参照）。
特開２０００‐０７６８４９号公報
しかしながら、カラム選択信号ＹＳは、書き込み動作のみならず、読み出し動作時にもイネーブルされ、これにより、バンク側のデータがＧＩＯ線に伝達される過程を経由するが、上記でカラム選択信号ＹＳがイネーブルされる時点を遅延させることにより、ｔＡＡが増加する問題がある。ここで、ｔＡＡとは、読み出しコマンドからデータをどれだけ速く出力させ得るかを示す性能指数であって、メモリ装置の性能を決めるうえで重要な値に該当する。
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、コマンド系信号を遅延させることにより、読み出し動作時におけるｔＡＡを改善することにある。
上記の目的を達成するための本発明の第一の態様によると、メモリ装置が書き込み動作を行っていることを示す識別信号を生成する識別信号生成部と、メモリ装置のコマンド系信号を、前記識別信号に応じて選択的に遅延させる選択的遅延部とを備えることを特徴とする半導体メモリ装置を提供する。
また、本発明の第二の態様によると、第一の態様を基礎として、前記選択的遅延部が、メモリ装置の書き込み動作時、前記コマンド系信号を読み出し動作時よりも更に遅延させることを特徴とする半導体メモリ装置を提供する。
また、本発明の第三の態様によると、第一の態様を基礎として、前記選択的遅延部が、前記コマンド系信号を互いに異なる値で遅延させ、第１遅延コマンド信号及び第２遅延コマンド信号を出力する遅延手段と、該第１遅延コマンド信号及び第２遅延コマンド信号のうちの１つを選択する遅延選択手段とを備えることを特徴とする半導体メモリ装置を提供する。
また、本発明の第四の態様によると、第三の態様を基礎として、前記遅延手段が、前記コマンド系信号を互いに異なる値で遅延させ、第１遅延コマンド信号及び第２遅延コマンド信号として出力する２つの遅延ラインを備えることを特徴とする半導体メモリ装置を提供する。
また、本発明の第五の態様によると、第四の態様を基礎として、前記遅延ラインの１つが、遅延値を０とすることを特徴とする半導体メモリ装置を提供する。
また、本発明の第六の態様によると、第四の態様を基礎として、前記遅延選択手段が、前記第１遅延コマンド信号及び第２遅延コマンド信号をそれぞれ受信する２つのパスゲートを備えることを特徴とする導体メモリ装置を提供する。
また、本発明の第七の態様によると、第六の態様を基礎として、前記パスゲートが、前記識別信号生成部の出力に応じてオン・オフされることを特徴とする半導体メモリ装置を提供する。
また、本発明の第八の態様によると、第一の態様を基礎として、前記識別信号生成部が、内部書き込みコマンド信号に応答して前記識別信号を生成することを特徴とする半導体メモリ装置を提供する。
また、本発明の第九の態様によると、第八の態様を基礎として、前記識別信号生成部が、前記内部書き込みコマンド信号が一旦イネーブルされると、予め設定された時間の間に前記識別信号をイネーブルさせることを特徴とする半導体メモリ装置を提供する。
また、本発明の第十の態様によると、第九の態様を基礎として、前記予め設定された時間が、メモリ装置の書き込み動作に必要な時間であることを特徴とする半導体メモリ装置を提供する。
また、本発明の第十一の態様によると、第九の態様を基礎として、前記識別信号生成部が、前記内部書き込みコマンド信号を遅延させる遅延手段と、前記内部書き込みコマンド信号及び前記遅延手段の出力を受信し、前記識別信号を出力するラッチ手段とを備えて構成されることを特徴とする半導体メモリ装置を提供する。
また、本発明の第十二の態様によると、第十一の態様を基礎として、前記遅延手段が、１つ以上の直列接続されたＤフリップフロップを備えることを特徴とする半導体メモリ装置を提供する。
また、本発明の第十三の態様によると、第十一の態様を基礎として、ラッチ手段が、ＳＲラッチであることを特徴とする半導体メモリ装置を提供する。
また、本発明の第十四の態様によると、第十三の態様を基礎として、前記ＳＲラッチが、前記内部書き込みコマンド信号を受信する第１ＮＯＲゲートと、前記遅延手段によって遅延された内部書き込みコマンド信号を受信し、前記第１ＮＯＲゲートとともにラッチを形成する第２ＮＯＲゲートと、前記第１ＮＯＲゲートの出力を反転して前記識別信号として出力するインバータとを備えることを特徴とする半導体メモリ装置を提供する。
また、本発明の第十五の態様によると、第一の態様を基礎として、前記コマンド系信号が、カラム選択信号ＹＳ、バンク書き込みイネーブル信号ＢＷＥＮ、及びこれらの信号を生成するための信号を含むことを特徴とする半導体メモリ装置を提供する。
また、本発明の第十六の態様によると、メモリセルに格納されたデータ及び格納されるデータの移動経路であるデータ系伝送ラインと、メモリ装置のアドレス信号及びコマンド信号の移動経路であるコマンド系伝送ラインとを備え、前記コマンド系伝送ラインが、メモリ装置の書き込み動作時間に対応する遅延量を有し、書き込み動作時の遅延量が、読み出し動作時の遅延量より大きいことを特徴とする半導体メモリ装置を提供する。
また、本発明の第十七の態様によると、第十六の態様を基礎として、前記コマンド系伝送ラインに、カラム選択信号ＹＳ、バンク書き込みイネーブル信号ＢＷＥＮ、及びこれらの信号を生成するためのソース信号が移動することを特徴とする半導体メモリ装置を提供する。
また、本発明の第十八の態様によると、第十六の態様を基礎として、前記コマンド系伝送ラインが、メモリ装置の書き込み動作時にイネーブルされる識別信号を生成する識別信号生成部と、該識別信号がイネーブルされると、前記コマンド系伝送ラインの遅延値を増加させる選択的遅延部とを備えることを特徴とする半導体メモリ装置を提供する。
また、本発明の第十九の態様によると、第十八の態様を基礎として、前記識別信号生成部が、内部書き込みコマンド信号に応答して前記識別信号を生成することを特徴とする半導体メモリ装置を提供する。
また、本発明の第二十の態様によると、第十九の態様を基礎として、前記識別信号生成部が、前記内部書き込みコマンド信号が一旦イネーブルされると、予め設定された時間の間に前記識別信号をイネーブルさせることを特徴とする半導体メモリ装置を提供する。
また、本発明の第二十一の態様によると、第二十の態様を基礎として、前記予め設定された時間が、メモリ装置の書き込み動作に必要な時間であることを特徴とする半導体メモリ装置を提供する。
本発明によれば、コマンド系信号を遅延させることにより、読み出し動作時におけるｔＡＡを改善することができる。
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
図３は、本発明の一実施形態に係る半導体メモリ装置のコマンド系信号伝送ラインを示す概略構成図である。
本発明に係るメモリ装置は、識別信号生成部１００と、選択的遅延部２００とを備え、メモリ装置のコマンド系信号ＣＡＳ＿ＰＵＬＳＥを選択的に遅延させることにより、ｔＡＡを改善する。
識別信号生成部１００は、メモリ装置が書き込み動作を行っていることを示す識別信号ＷＴ＿ＭＯＤＥを生成する。本発明は、カラム選択信号ＹＳ、バンク書き込みイネーブル信号ＢＷＥＮ、及びこれらの信号を生成するための信号を含むコマンド系信号の遅延において、メモリ装置の読み出し動作時と書き込み動作時とでその遅延量が異なるようにすることを特徴とする。この識別信号生成部１００は、メモリ装置が書き込み動作を行っていることを示す識別信号ＷＴ＿ＭＯＤＥを生成し、書き込み動作時にコマンド系信号の遅延量を増加させる。
選択的遅延部２００は、識別信号生成部１００から出力される識別信号ＷＴ＿ＭＯＤＥに応じて、コマンド系信号を選択的に遅延させる。詳細には、メモリ装置が書き込み動作を行って識別信号ＷＴ＿ＭＯＤＥがイネーブルされると、コマンド系信号の遅延量を増加させ、識別信号ＷＴ＿ＭＯＤＥがディセーブルされると、コマンド系信号の遅延量を減少させる。
このような選択的遅延部２００は、コマンド系信号を互いに異なる値で遅延させ、第１遅延コマンド信号ＰＡＴＨ＿１及び第２遅延コマンド信号ＰＡＴＨ＿２を出力する遅延手段２１０と、遅延手段２１０を通過したコマンド系信号を、識別信号ＷＴ＿ＭＯＤＥに応じて、第１遅延コマンド信号ＰＡＴＨ＿１及び第２遅延コマンド信号ＰＡＴＨ＿２のうちの１つを選択する遅延選択手段２２０とを備えて構成することができる。
図４は、図３における識別信号生成部１００の回路図である。
上述のように、識別信号生成部１００は、メモリ装置が書き込み動作を行っていることを示す識別信号ＷＴ＿ＭＯＤＥを生成する。メモリ装置が書き込み動作を行っていることを示す識別信号は、書き込み動作に関する様々な信号を結合して生成することができ、図中では、内部書き込みコマンド信号ＣＡＳＰ＿ＷＴを用いて識別信号ＷＴ＿ＭＯＤＥを生成することを例示している。
内部書き込みコマンド信号ＣＡＳＰ＿ＷＴは、書き込みコマンドに該当するＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）コマンドから生成されるパルス信号であって、メモリ装置の書き込み動作時にイネーブルされる信号である。
識別信号ＷＴ＿ＭＯＤＥは、内部書き込みコマンド信号ＣＡＳＰ＿ＷＴが一旦イネーブルされると、予め設定された時間の間にイネーブルされた後、ディセーブルされる。ここで、予め設定された時間とは、メモリ装置が書き込み動作を行うのに必要な時間を意味する。内部書き込みコマンド信号ＣＡＳＰ＿ＷＴは、短い時間の間にイネーブルされるパルス波であるがゆえ、内部書き込みコマンド信号ＣＡＳＰ＿ＷＴだけではメモリ装置が書き込み動作を行うための時間を十分に確保できない。したがって、識別信号ＷＴ＿ＭＯＤＥは、内部書き込みコマンド信号ＣＡＳＰ＿ＷＴとともにイネーブルされるが、十分な時間を確保したうえでディセーブルされるように調整される。コマンド系信号は、識別信号がイネーブルされている間に遅延されるため、識別信号のイネーブル時間は重要である。
このような識別信号生成部１００は、図示のように、内部書き込みコマンド信号ＣＡＳＰ＿ＷＴを遅延させ、遅延書き込みコマンド信号ＣＡＳＰ＿ＷＴ＿ＤＦＦを出力する遅延手段１１０と、内部書き込みコマンド信号ＣＡＳＰ＿ＷＴと遅延書き込みコマンド信号ＣＡＳＰ＿ＷＴ＿ＤＦＦとを受信し、識別信号ＷＴ＿ＭＯＤＥを出力するＳＲラッチ１２０とを備えて構成することができる。
遅延手段１１０は、１つ以上の直列接続されたＤフリップフロップ（Ｄ Ｆ／Ｆ）を備えて構成することができ、Ｄフリップフロップの数が多くなるほど、遅延量は増加する。
ＳＲラッチ１２０は、内部書き込みコマンド信号ＣＡＳＰ＿ＷＴを受信する第１ＮＯＲゲート１２１と、遅延手段１１０によって遅延された遅延書き込みコマンド信号ＣＡＳＰ＿ＷＴ＿ＤＦＦを受信し、第１ＮＯＲゲート１２１とともにラッチを形成する第２ＮＯＲゲート１２２と、第１ＮＯＲゲート１２１の出力を反転して識別信号ＷＴ＿ＭＯＤＥとして出力するインバータ１２３とを備えて構成することができる。
図５は、図４における識別信号生成部１００の動作を示すタイミング図である。
まず、内部書き込みコマンド信号ＣＡＳＰ＿ＷＴがイネーブルされると、識別信号ＷＴ＿ＭＯＤＥがイネーブルされ、３クロック経過後、識別信号ＷＴ＿ＭＯＤＥが、遅延書き込みコマンド信号ＣＡＳＰ＿ＷＴ＿ＤＦＦのイネーブルによってディセーブされる。
図中では、識別信号ＷＴ＿ＭＯＤＥが３クロックにわたってイネーブルされていることを例示しているが、識別信号ＷＴ＿ＭＯＤＥのイネーブル時間は、メモリ装置の書き込み動作にかかる時間及びメモリ装置の動作速度などによって異なるように設定可能である。
また、本発明の識別信号生成部１００では、遅延手段１１０として、Ｄフリップフロップを用いているが、インバータ遅延素子によってこれを構成することもでき、ＳＲラッチ１２０として、ＮＯＲゲートではない、ＮＡＮＤゲートを使用することもでき、このような信号を実現する方法が数多くあることは自明である。
図６は、図３における選択的遅延部２００の回路図である。
選択的遅延部２００は、コマンド系信号を互いに異なる値で遅延させ、第１遅延コマンド信号ＰＡＴＨ＿１及び第２遅延コマンド信号ＰＡＴＨ＿２を出力する遅延手段２１０と、遅延手段２１０を通過した第１遅延コマンド信号ＰＡＴＨ＿１及び第２遅延コマンド信号ＰＡＴＨ＿２を選択する遅延選択手段２２０とを備えて構成される。
選択的遅延部２００を詳説する前に、図中の信号について説明する。
コマンド系信号ＣＡＳ＿ＰＬＵＳＥは、メモリ装置のカラムアクセスのための初期コマンド信号であって、この信号は、様々な論理ゲートを経由した後、結果的に、ソース信号ＡＹＰとして出力される。
ソース信号ＡＹＰは、各バンクに伝達され、バンク書き込みイネーブル信号ＢＷＥＮ、カラム選択信号ＹＳを生成するコマンド系信号の１つである。すなわち、ソース信号ＡＹＰのタイミングを調整すると、バンク書き込みイネーブル信号ＢＷＥＮ及びカラム選択信号ＹＳのタイミングも調整される。参考として、上述した内部書き込みコマンド信号ＣＡＳＰ＿ＷＴは、コマンド系信号ＣＡＳ＿ＰＬＵＳＥから生成され得る。
図中に用いられている信号は、一例に過ぎず、本発明の核心は、メモリ装置の書き込み動作時にコマンド系信号の遅延量を増加させることにあるため、その他の様々な信号が使用され得ることは自明である。
遅延手段２１０は、読み出し動作のための信号を遅延させる第１遅延ライン２１１と、書き込み動作のための信号を遅延させる第２遅延ライン２１２とを備え、前記第１遅延ライン２１１及び第２遅延ライン２１２は、コマンド系信号を互いに異なる値で遅延させる。本発明は、書き込み動作時にメモリ装置のコマンド系信号の遅延量を増加させることを、その特徴とするため、書き込み動作時にコマンド系信号が通過する第２遅延ライン２１２の遅延量が、第１遅延ライン２１１の遅延量より大きい。
また、本発明では、第１遅延ライン２１１及び第２遅延ライン２１２のそれぞれの遅延量よりは、この２つの遅延ラインの遅延量の差が重要なことから、第１遅延ライン２１１の遅延値は、「０」を有するように設定することもできる（導線で構成すればよい）。
遅延選択手段２２０は、第１遅延ライン２１１及び第２遅延ライン２１２の出力をそれぞれ受信する２つのパスゲートＰＧ１，ＰＧ２を備えて構成することができる。
第１パスゲートＰＧ１及び第２パスゲートＰＧ２は、識別信号ＷＴ＿ＭＯＤＥに応じてオン・オフされるが、メモリ装置の書き込み動作時、すなわち、識別信号ＷＴ＿ＭＯＤＥがイネーブルされると、第２パスゲートＰＧ２がオンとなり、ソース信号ＡＹＰの遅延量が第２遅延ライン２１２の遅延量だけ増加する。また、識別信号ＷＴ＿ＭＯＤＥがディセーブルされると、第１パスゲートＰＧ１がオンとなり、ソース信号ＡＹＰの遅延量が第１遅延ライン２１１の遅延量だけ減少する。
参考として、図中の論理部２３０は、コマンド系信号ＣＡＳ＿ＰＬＵＳＥがソース信号ＡＹＰとして生成されるまでに経由する複数の回路を意味する。
従来のメモリ装置では、最も速いＰＶＴ条件でのマージン、すなわち、書き込み動作でのマージンを確保するため、コマンド系信号を予め遅延させておき、これが読み出し動作におけるｔＡＡの損失をもたらしていた。
しかし、本発明に係るメモリ装置は、コマンド系信号を書き込み動作時にのみ選択的に更に遅延させるため、読み出し動作時にコマンド系信号の不要な遅延が発生せず、これにより、メモリ装置の重要な性能指数であるｔＡＡを改善することができる効果がある。
本発明によると、半導体メモリ装置の書き込み動作時にコマンド系信号の遅延量を更に増加させる。したがって、読み出し動作におけるコマンド系信号の遅延量を不要に増加させる必要がなく、これは、半導体メモリ装置の重要な性能指数であるｔＡＡを改善させる効果がある。
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
特に、上述した実施形態では、様々な信号が用いられているが、本発明の核心は、書き込み動作と読み出し動作とを区分し、書き込み動作時にコマンド系信号の遅延量を更に増加させることにあるため、同じ目的を達成するため、その他の様々な信号が使用され得ることは自明である。
８つのバンクを有する従来の半導体メモリ装置を示す図である。 ８つのバンクにおける書き込み動作を示すタイミング図である。 本発明の一実施形態に係る半導体メモリ装置のコマンド系信号伝送ラインを示す概略構成図である。 図３における識別信号生成部１００の回路図である。 図４における識別信号生成部１００の動作を示すタイミング図である。 図３における選択的遅延部２００の回路図である。
符号の説明
１００ 識別信号生成部
２００ 選択的遅延部
２１０ 遅延手段
２２０ 遅延選択手段

Claims (21)

  1. メモリ装置が書き込み動作を行っていることを示す識別信号を生成する識別信号生成部と、
    メモリ装置のコマンド系信号を、前記識別信号に応じて選択的に遅延させる選択的遅延部と
    を備えることを特徴とする半導体メモリ装置。
  2. 前記選択的遅延部が、
    メモリ装置の書き込み動作時、前記コマンド系信号を読み出し動作時よりも更に遅延させることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記選択的遅延部が、
    前記コマンド系信号を互いに異なる値で遅延させ、第１遅延コマンド信号及び第２遅延コマンド信号を出力する遅延手段と、
    該第１遅延コマンド信号及び第２遅延コマンド信号のうちの１つを選択する遅延選択手段と
    を備えることを特徴とする請求項１に記載の半導体メモリ装置。
  4. 前記遅延手段が、
    前記コマンド系信号を互いに異なる値で遅延させ、第１遅延コマンド信号及び第２遅延コマンド信号として出力する２つの遅延ラインを備えることを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記遅延ラインの１つが、
    遅延値を０とすることを特徴とする請求項４に記載の半導体メモリ装置。
  6. 前記遅延選択手段が、
    前記第１遅延コマンド信号及び第２遅延コマンド信号をそれぞれ受信する２つのパスゲートを備えることを特徴とする請求項４に記載の半導体メモリ装置。
  7. 前記パスゲートが、
    前記識別信号生成部の出力に応じてオン・オフされることを特徴とする請求項６に記載の半導体メモリ装置。
  8. 前記識別信号生成部が、
    内部書き込みコマンド信号に応答して前記識別信号を生成することを特徴とする請求項１に記載の半導体メモリ装置。
  9. 前記識別信号生成部が、
    前記内部書き込みコマンド信号が一旦イネーブルされると、予め設定された時間の間に前記識別信号をイネーブルさせることを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記予め設定された時間が、
    モリ装置の書き込み動作に必要な時間であることを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記識別信号生成部が、
    前記内部書き込みコマンド信号を遅延させる遅延手段と、
    前記内部書き込みコマンド信号及び前記遅延手段の出力を受信し、前記識別信号を出力するラッチ手段と
    を備えて構成されることを特徴とする請求項９に記載の半導体メモリ装置。
  12. 前記遅延手段が、
    １つ以上の直列接続されたＤフリップフロップを備えることを特徴とする請求項１１に記載の半導体メモリ装置。
  13. ラッチ手段が、ＳＲラッチであることを特徴とする請求項１１に記載の半導体メモリ装置。
  14. 前記ＳＲラッチが、
    前記内部書き込みコマンド信号を受信する第１ＮＯＲゲートと、
    前記遅延手段によって遅延された内部書き込みコマンド信号を受信し、前記第１ＮＯＲゲートとともにラッチを形成する第２ＮＯＲゲートと、
    前記第１ＮＯＲゲートの出力を反転して前記識別信号として出力するインバータと
    を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 前記コマンド系信号が、
    カラム選択信号ＹＳ、バンク書き込みイネーブル信号ＢＷＥＮ、及びこれらの信号を生成するための信号を含むことを特徴とする請求項１に記載の半導体メモリ装置。
  16. メモリセルに格納されたデータ及び格納されるデータの移動経路であるデータ系伝送ラインと、
    メモリ装置のアドレス信号及びコマンド信号の移動経路であるコマンド系伝送ラインと
    を備え、
    前記コマンド系伝送ラインが、メモリ装置の書き込み動作時間に対応する遅延量を有し、書き込み動作時の遅延量が、読み出し動作時の遅延量より大きいことを特徴とする半導体メモリ装置。
  17. 前記コマンド系伝送ラインに、
    カラム選択信号ＹＳ、バンク書き込みイネーブル信号ＢＷＥＮ、及びこれらの信号を生成するためのソース信号が移動することを特徴とする請求項１６に記載の半導体メモリ装置。
  18. 前記コマンド系伝送ラインが、
    メモリ装置の書き込み動作時にイネーブルされる識別信号を生成する識別信号生成部と、
    該識別信号がイネーブルされると、前記コマンド系伝送ラインの遅延値を増加させる選択的遅延部と
    を備えることを特徴とする請求項１６に記載の半導体メモリ装置。
  19. 前記識別信号生成部が、
    内部書き込みコマンド信号に応答して前記識別信号を生成することを特徴とする請求項１８に記載の半導体メモリ装置。
  20. 前記識別信号生成部が、
    前記内部書き込みコマンド信号が一旦イネーブルされると、予め設定された時間の間に前記識別信号をイネーブルさせることを特徴とする請求項１９に記載の半導体メモリ装置。
  21. 前記予め設定された時間が、
    メモリ装置の書き込み動作に必要な時間であることを特徴とする請求項２０に記載の半導体メモリ装置。
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