KR102425422B1 - 지연 회로 블록을 포함하는 반도체 집적 회로 장치 - Google Patents
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Abstract
본 발명은 지연 회로 블록을 갖는 반도체 집적 회로 장치에 관한 기술이다. 본 발명에 따른 반도체 집적 회로 장치는 제 1 회로부, 제 2 회로부, 및 상기 제 1 회로부의 출력 노드와 상기 제 2 회로부의 출력 노드 사이에 연결되어 상기 제 1 회로부의 출력 신호 및 상기 제 2 회로부의 출력 신호를 선택적으로 지연시키도록 구성되는 지연 회로 블록을 포함한다.
Description
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 지연 회로 블록 포함하는 반도체 집적 회로 장치에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터를 저장한다.
일반적인 반도체 메모리 장치는 적절한 신호 전달을 위해 지연 회로를 필요로 한다. 지연 회로는 인버터 체인 또는 복수의 저항들로 구성될 수 있으며, 지연 량에 따라 다소 넓은 면적을 차지할 수 있다.
현재 지연 회로는 메모리 뱅크에서 상대적으로 집적 밀도가 낮은 크로스 영역(혹은 X홀 영역)에 형성되고 있으나, 점차 반도체 메모리 장치의 집적 밀도가 증대됨에 따라, 각 회로 블록에서 요구되는 다수의 지연 회로부를 집적하는 데 한계에 봉착하였다.
본 발명은 면적 효율을 개선할 수 있는 지연 회로를 포함하는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 제 1 회로부, 제 2 회로부, 및 상기 제 1 회로부의 출력 노드와 상기 제 2 회로부의 출력 노드 사이에 연결되어 상기 제 1 회로부의 출력 신호 및 상기 제 2 회로부의 출력 신호를 선택적으로 지연시키도록 구성되는 지연 회로 블록을 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 액티브 신호에 응답하여, 워드 라인 제어 신호를 생성하는 워드 라인 제어부, 상기 액티브 신호에 응답하여, 비트 라인 균등화 신호를 생성하는 균등화 제어부, 및 상기 워드 라인 제어부의 출력 노드 및 상기 균등화 제어부의 출력 노드 사이에 연결되어 상기 워드 라인 제어 신호 및 상기 균등화 신호 중 선택되는 하나를 소정 시간만큼 지연시키도록 구성되는 지연 회로 블록을 포함한다.
본 발명에 따르면, 적어도 2개의 회로 블록이 하나의 지연 회로 블록을 공유하도록 구성되어, 반도체 집적 회로 장치의 면적 효율을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 지연 회로 블록을 보여주는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 인에이블 신호 생성부를 보여주는 회로도이다.
도 4는 반도체 집적 회로 장치의 워드 라인 제어 신호 및 균등화 신호를 보여주는 동작 파형도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 구성하는 뱅크의 평면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 블록도이다.
도 8은 본 발명의 일 실시예에 따른 마이크로프로세서를 보여주는 블록도이다.
도 9는 본 발명의 일 실시예에 따른 프로세서를 보여주는 블록도이다.
도 10은 본 발명의 일 실시예에 따른 시스템을 보여주는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 지연 회로 블록을 보여주는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 인에이블 신호 생성부를 보여주는 회로도이다.
도 4는 반도체 집적 회로 장치의 워드 라인 제어 신호 및 균등화 신호를 보여주는 동작 파형도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 구성하는 뱅크의 평면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 블록도이다.
도 8은 본 발명의 일 실시예에 따른 마이크로프로세서를 보여주는 블록도이다.
도 9는 본 발명의 일 실시예에 따른 프로세서를 보여주는 블록도이다.
도 10은 본 발명의 일 실시예에 따른 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 반도체 집적 회로 장치(100)는 제 1 회로부(110) 및 제 2 회로부(130) 및 지연 회로 블록(150)를 포함할 수 있다. 제 1 회로부(110)의 출력단(A) 및 제 2 회로부(130)의 출력단(B)에 지연 회로 블록(150)이 공유된다.
지연 회로 블록(150)은 도 2에 도시된 바와 같이, 선택 유닛(151), 인에이블 유닛(153) 및 지연 유닛(155)을 포함한다.
선택 유닛(151)은 제 1 NMOS 트랜지스터(N1) 및 제 2 NMOS 트랜지스터(N2)를 포함할 수 있다.
상기 제 1 NMOS 트랜지스터(N1)는 제 1 노드 선택신호(TM0)를 입력받는 게이트, 제 1 회로부(110)의 출력단(A)에 연결되는 드레인 및 상기 인에이블 유닛(153)에 연결되는 소스를 포함할 수 있다. 제 1 NMOS 트랜지스터(N1)는 제 1 노드 선택 신호(TM0)에 응답하여, 제 1 회로부(110)의 출력 신호를 스위칭할 수 있다.
상기 제 2 NMOS 트랜지스터(N2)는 제 2 노드 선택 신호(TM1)를 입력받는 게이트, 제 2 회로부(130)의 출력단(B)에 연결되는 드레인 및 상기 인에이블 유닛(153)에 연결되는 소스를 포함한다. 제 2 NMOS 트랜지스터(N2)sms wp 2 shem 선택 신호(TM1)에 응답하여, 제 2 회로부(130)의 출력 신호를 스위칭할 수 있다.
상기 인에이블 유닛(153)은 NMOS 트랜지스터(N3)로 구성될 수 있다. 인에이블 유닛(153)는 인에이블 신호(TM3)와 연결되는 게이트, 선택 유닛(151)과 연결되는 드레인 및 지연 유닛(155)과 연결되는 소스를 포함할 수 있다. 인에이블 유닛(153)은 인에이블 신호(TM3)에 응답하여 구동될 수 있다.
상기 지연 유닛(155)은 모스 캐패시터로 구성될 수 있다.
상기 인에이블 신호(TM3)은 도 3에 도시된 인에이블 신호 생성부(157)에서 생성된다. 인에이블 신호 생성부(157)는 제 1 및 제 2 PMOS 트랜지스터(P1,P2) 및 제 3 및 제 4 NMOS 트랜지스터(N3,N4)로 구성될 수 있다.
제 1 PMOS 트랜지스터(P1)는 제 1 노드 선택신호(TM0)를 입력받는 게이트, 전원 전압과 연결되는 소스 및 출력 노드와 연결되는 드레인을 포함할 수 있다.
제 2 PMOS 트랜지스터(P2)는 제 2 노드 선택신호(TM1)를 입력받는 게이트, 전원 전압과 연결되는 소스 및 출력 노드와 연결되는 드레인을 포함할 수 있다.
제 3 NMOS 트랜지스터(N3)는 제 1 노드 선택신호(TM0)를 입력받는 게이트, 출력 노드와 연결되는 드레인, 및 제 4 NMOS 트랜지스터(N4)와 연결되는 소스를 포함할 수 있다.
제 4 NMOS 트랜지스터(N4)는 제 2 노드 선택신호(TM1)를 입력받는 게이트, 제 3 NMOS 트랜지스터(N3)와 연결되는 드레인 및 접지 전압과 연결되는 소스를 포함한다.
인에이블 유닛(153)의 PMOS 트랜지스터(P1,P2)는 병렬로 연결되고, NMOS 트랜지스터(N3,N4)는 직렬로 연결되며, PMOS 트랜지스터들(P1,P2)와 제 3 NMOS 트랜지스터(N3)의 연결 노드에서 인에이블 신호(TM3)가 생성되도록 구성될 수 있다.
| TM0 | TM1 | TM3 | 선택 결과 | |
| 케이스 0 | 0 | 0 | 0 | X |
| 케이스 1 | 0 | 1 | 1 | 제 1 회로부 출력 신호 지연 |
| 케이스 2 | 1 | 0 | 1 | 제 2 회로부 출력 신호 지연 |
| 케이스 3 | 1 | 1 | 0 | X |
상기 표와 같이, 제 1 및 제 2 노드 선택신호(TM0,TM1)에 의해 지연 회로 블록(150)의 인에이블이 결정된다. 이에 따라, 하나의 지연 회로 블록(150)이 선택적으로 구동되어, 적어도 2개의 회로 블록(110,130)의 출력 신호를 선택적으로 지연시킬 수 있다. 또한, 상기 표로부터, 인에이블 유닛(153)은 배타적 OR 게이트로 구현될 수 있음을 이해할 수 있다.
한편, 메모리 디바이스의 데이터 센싱시, 도 4에 도시된 바와 같이, 워드 라인 제어 신호(WLOFF)가 디스에이블될 때, 비트 라인을 프리차지시키기 위한 균등화 신호(BLEQ)가 발생된다. 여러 가지 공정적 변수 등으로 인해, 워드 라인 제어 신호(WLOFF)의 폴링 에지와 균등화 신호(BLEQ)의 라이징 에지간의 간격이 설정된 시간보다 작거나 혹은 크게 가변될 수 있다. 이와 같은 경우, 워드 라인 제어 신호(WLOFF)의 폴링 에지를 지연시키거나(a), 균등화 신호(BLEQ)의 라이징 에지(b)를 지연시켜, 설정된 시간 마진을 확보할 수 있다.
워드 라인 제어 신호(WLOFF)의 폴링 에지 및 균등화 신호(BLEQ)의 라이징 에지를 선택적으로 지연시킬 수 있도록, 도 5에 도시된 바와 같이, 액티브 제어부(210)의 워드 라인 제어부(220)의 출력 노드(A) 및 균등화 제어부(230)의 출력 노드(B) 사이에 본 실시예의 지연 회로 블록(150)을 연결할 수 있다.
보다 구체적으로, 반도체 집적 회로 장치(200)는 도 5에 도시된 바와 같이, 메모리 셀(mc), 액티브 제어부(210), 워드 라인 구동부(250), 균등화부(260) 및 비트 라인 센스 앰프(BLSA:270)을 포함할 수 있다.
메모리 셀(mc)은 워드 라인(SWL)과 비트 라인(BL)사이에 연결되어, 워드 라인(SWL) 선택시, 데이터를 저장하도록 구성된다. 예를 들어, 메모리 셀(mc)는 모스 트랜지스터 및 캐패시터로 구성될 수 있다.
액티브 제어부(210)는 액티브신호(ACT)에 응답하여 워드 라인 제어 신호(WLOFF), 균등화 신호(BLEQ) 및 센스 앰프 제어 신호(SAEN)을 생성하도록 구성된다. 이와같은 액티브 제어부(210)는 워드 라인 제어부(220), 균등화 제어부(230), 및 센스 앰프 제어부(240)를 포함할 수 있다.
워드 라인 제어부(220)는 예를 들어, 비트 라인 쌍(BL,/BL)과 메모리 셀(mc)간에 전하 공유 과정이 수행되도록 워드 라인을 활성화시킬 수 있다. 여기서, 워드 라인 제어 신호(WLOFF)는 액티브 신호(ACT)의 활성화 에지에 응답하여 생성될 수 있다. 워드 라인 제어부(220)는 예를 들어, 상기 액티브 신호(ACT)를 제 1 지연 처리하여 워드 라인 제어 신호(WLOFF)를 생성할 수 있다.
균등화 제어부(230)는 예를 들어, 상기 액티브 신호(ACT)를 제 2 지연 처리하여 균등화 신호(BLEQ)를 생성할 수 있다. 균등화 제어부(230)는 액티브 신호(ACT)의 디스에이블시, 즉, 프리차지 모드시 상기 균등화 신호(BLEQ)에 응답하여 비트라인 쌍(BL, /BL)을 예정된 전압으로 균등화시킨다.
센스 앰프 제어부(240)는 상기 액티브 신호(ACT)를 이용하여 센스 앰프 제어 신호(SAEN)를 생성할 수 있다. 센스 앰프 제어 신호(SAEN)는 액티브 신호(ACT)의 활성화 에지에 응답하여 생성되므로, 센스 앰프 제어부(240)는 액티브 신호(ACT)가 인에이블될 때 구동된다.
상기 워드 라인 제어 신호(WLOFF)는 워드 라인 구동부(250)에 입력되고, 워드 라인 구동부(250)는 워드 라인(SWL)을 구동시키기 위한 신호(SWL_ON)를 생성할 수 있다.
균등화 신호(BLEQ)는 비트 라인 쌍(BL,/BL) 사이를 균등화시키키는 균등화부(260)에 제공되어, 워드 라인 오프시, 다시 말해, 프리차지 모드시 균등화부(260)를 구동시킨다.
센스 앰프 제어 신호(SAEN)는 비트 라인 쌍(BL, /Bㅣ)에 실린 데이터를 감지 및 증폭하기 위한 비트라인 센스 앰프(Bit Line Sense Amplifier: BLSA)(270)에 제공되어, 상기 비트 라인 감지 증폭부(270)를 선택적으로 구동시킬 수 있다.
잘 알려진 바와 같이, 반도체 집적 회로 장치(200)는 상기 액티브 신호(ACT)에 따라, 액티브 모드와 프리차지 모드로 구분될 수 있다. 즉, 액티브신호(ACT)가 활성화되면 액티브 모드이고, 액티브 신호(ACT)가 비활성화되면 프리차지 모드일 수 있다.
본 실시예는 워드 라인 제어부(220)의 출력단과 균등화 제어부(230)의 출력단 사이에 본 실시예에 따른 지연 회로 블록(150)을 설치하여, 액티브 모드와 프리차지 모드간의 시간차, 다시 말해, 워드 라인 인에이블 타이밍과 균등화 인에이블 타이밍간의 시간차를 보정할 수 있다. 지연 회로 블록(150)은 도 2의 구성과 동일할 수 있으며, 도 2의 노드 A가 워드 라인 제어부(220)의 출력단이 될 수 있으며, 노드 B가 균등화 제어부(230)의 출력단이 될 수 있다.
이와 같은 지연 회로 블록(150)은 도 6에 도시된 바와 같이, x홀 드라이버 영역(430) 에 형성될 수 있다.
도 6을 참조하면, 반도체 메모리 장치의 뱅크(400)는 복수의 셀 어레이를 포함하는 매트(MAT) 레이어(MAT layer :ML) 및 비트 라인 센스 앰프 어레이(BLSA)를 포함할 수 있다. 매트 레이어(ML) 및 비트 라인 센스 앰프 어레이(BLSA)는 동일한 방향, 예컨대 워드 라인 연장 방향을 따라 연장될 수 있으며, 상기 뱅크(40)로 한정된 면적내에 교대로 배치될 수 있다.
매트 레이어(ML) 및 비트 라인 센스 앰프 어레이(BLSA)의 일측 외곽에 로우 디코더(X-DEC)가 배치될 수 있다. 상기 로우 디코더(X-DEC)내에는 로우계 신호들, 예컨대, 워드 라인을 제어하기 위한 회로들이 배치될 수 있다.
비트 라인 센스 앰프 어레이(BLSA)의 최외측에 컬럼 디코더(Y-DEC) 및 컬럼 콘트롤 블록(420)이 배치될 수 있다. 컬럼 디코더(Y-DEC) 및 컬럼 콘트롤 블록(420)은 상기 매트 레이어(ML) 및 비트 라인 센스 앰프 어레이(BLSA)의 연장 방향과 평행하게 연장될 수 있으며, 컬럼계 신호들, 예컨데 비트 라인을 제어하기 위한 회로들을 포함할 수 있다.
X홀 드라이버 영역(430)는 로우 디코더(X-DEC)와 컬럼 디코더(Y-DEC) 및 컬럼 콘트롤 블록(420) 교점 부근에 위치된다. X홀 드라이버 영역(430)은 뱅크 내 다른 영역에 비해 상대적으로 집적 밀도가 낮기 때문에, 원하는 저항 값을 갖도록 지연 회로 블록(150)을 설계할 수 있다.
또한, 본 실시예의 지연 회로 블록(150)은 도 7에 도시된 바와 같이, 제 1 회로부(310)의 출력이 제 2 회로부(320)의 입력이 되는 반도체 집적 회로 장치의 경우에도 적용될 수 있다.
도 7에 도시된 바와 같이, 다양한 회로 소자들을 구비한 제 1 회로부(310)의 출력 노드(A)에 또 다른 다양한 회로 소자들을 구비한 제 2 회로부(320)가 연결된다. 제 1 및 제 2 회로부(310, 320)는 각각 인버터, 모스 트랜지스터, 저항 및 모스 캐패시터등 다양한 회로 소자들을 구비할 수 있다.
제 1 회로부(310)의 출력 노드(A)와 제 2 회로부(320)의 출력 노드(B) 사이에 본 발명의 지연 회로 블록(150)을 연결할 수 있다. 상기 지연 회로 블록(150)에 입력되는 제 1 노드 선택신호(TM0) 및 제 2 노드 선택신호(TM1)의 레벨에 따라, 제 1 회로부(310)의 출력 신호를 소정 시간 지연시키든지 혹은 제 2 회로부(320)의 출력 신호를 소정 시간 지연시킬 수 있다.
본 발명에 따르면, 적어도 2개의 회로 블록이 하나의 지연 회로 블록을 공유하도록 구성되어, 반도체 집적 회로 장치의 면적 효율을 개선할 수 있다.
본 실시예에 따른 반도체 장치가 적용된 마이크로프로세서(Micro Processor Unit, 1000)는 도 8에 도시된 바와 같이, 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
본 실시예에 따른 반도체 장치가 적용된 프로세서(1100)는 도 9에 도시된 바와 같이, 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 또한, 도 15에 있어서, 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1130)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어 처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1430)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변화 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다. 본 실시예에 따른 반도체 장치는 상기 임베디드 메모리(1140)에도 적용될 수 있음은 물론이다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device ElectroniP_CS), SATA(Serial Advanced Technology Attachment), SP_CSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어 처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(GraphiP_CS Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치가 적용되는 시스템(1200)은 도 10에 도시된 바와 같이, 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(TelematiP_CS), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치(1220)는 수직 채널 내부가 외부보다 큰 격자 상수를 갖는 3차원 반도체 장치를 포함할 수 있다.
본 실시예에 따른 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다.
본 실시예에 따른 보조기억장치(1230)는 면적을 줄일 수 있으므로 시스템(1200)의 사이즈를 줄이고 휴대성을 높일 수 있다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110, 310 : 제 1 회로부 130, 320 : 제 2 회로부
150 : 지연 회로 블록 210 : 액티브 제어부
220 : 워드 라인 제어부 230 : 균등화 제어부
240 : 센스 앰프 제어부 250 : 워드 라인 구동부
260 : 균등화부 270 : 비트 라인 센스 앰프
150 : 지연 회로 블록 210 : 액티브 제어부
220 : 워드 라인 제어부 230 : 균등화 제어부
240 : 센스 앰프 제어부 250 : 워드 라인 구동부
260 : 균등화부 270 : 비트 라인 센스 앰프
Claims (16)
- 메모리 셀과 연결된 워드 라인을 활성화시키기 위한 신호를 생성하는 워드 라인 제어부를 포함하는 제 1 회로부;
상기 메모리 셀과 연결된 비트 라인을 예정된 전압으로 균등화시키기 위한 신호를 생성하는 균등화 제어부를 포함하는 제 2 회로부; 및
상기 제 1 회로부의 출력 노드와 상기 제 2 회로부의 출력 노드 사이에 연결되어 상기 제 1 회로부의 출력 신호 및 상기 제 2 회로부의 출력 신호를 선택적으로 지연시키도록 구성되는 지연 회로 블록을 포함하는 반도체 집적 회로 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 지연 회로 블록은,
제 1 및 제 2 노드 선택 신호에 따라 상기 제 1 회로부의 출력 노드 및 상기 제 2 회로부의 출력 노드 중 하나를 선택하는 선택 유닛;
상기 선택 유닛과 연결되며, 상기 지연 회로 블록의 동작을 결정하는 인에이블 유닛; 및
상기 인에이블 유닛과 연결되는 지연 유닛을 포함하는 반도체 집적 회로 장치. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 2 항에 있어서,
상기 선택 유닛은,
상기 제 1 회로부의 출력 노드와 상기 인에이블 유닛 사이에 연결되고, 상기 제 1 노드 선택 신호에 응답하여 구동되는 제 1 NMOS 트랜지스터; 및
상기 제 2 회로부의 출력 노드와 상기 인에이블 유닛 사이에 연결되고, 상기 제 2 노드 선택 신호에 응답하여 구동되는 제 2 NMOS 트랜지스터를 포함하는 반도체 집적 회로 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 2 항에 있어서,
상기 인에이블 유닛은 인에이블 신호에 응답하여 구동되는 NMOS 트랜지스터인 반도체 집적 회로 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
상기 인에이블 신호는 상기 제 1 및 제 2 노드 선택 신호가 상이한 경우 활성화되고, 상기 제 1 및 제 2 노드 선택 신호가 동일한 경우 비활성화되는 신호인 반도체 집적 회로 장치. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 2 항에 있어서,
상기 지연 유닛은 모스 캐패시터를 포함하는 반도체 집적 회로 장치. - 삭제
- 삭제
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 지연 회로 블록은 상기 메모리 장치의 로우 디코더와 컬럼 디코더의 교차 부근의 x홀 드라이버 영역에 위치되는 반도체 집적 회로 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 1 회로부의 출력 신호는 상기 제 2 회로부의 입력 신호로서 제공되는 반도체 집적 회로 장치. - 액티브 신호에 응답하여, 워드 라인 제어 신호를 생성하는 워드 라인 제어부;
상기 액티브 신호에 응답하여, 비트 라인 균등화 신호를 생성하는 균등화 제어부; 및
상기 워드 라인 제어부의 출력 노드 및 상기 균등화 제어부의 출력 노드 사이에 연결되어, 상기 워드 라인 제어 신호 및 상기 균등화 신호 중 선택되는 하나를 소정 시간만큼 지연시키도록 구성되는 지연 회로 블록을 포함하는 반도체 집적 회로 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 지연 회로 블록은,
제 1 및 제 2 노드 선택 신호에 따라, 상기 워드 라인 제어부의 출력 노드 및 상기 균등화 제어부의 출력 노드 중 하나를 선택하는 선택 유닛;
상기 선택 유닛과 연결되며, 상기 지연 회로 블록의 동작을 결정하는 인에이블 유닛; 및
상기 인에이블 유닛과 연결되는 지연 유닛을 포함하는 반도체 집적 회로 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 선택 유닛은,
상기 워드 라인 제어부의 출력 노드와 상기 인에이블 유닛 사이에 연결되고, 상기 제 1 노드 선택 신호에 응답하여 구동되는 제 1 NMOS 트랜지스터; 및
상기 균등화 제어부의 출력 노드와 상기 인에이블 유닛 사이에 연결되고, 상기 제 2 노드 선택 신호에 응답하여 구동되는 제 2 NMOS 트랜지스터를 포함하는 반도체 집적 회로 장치. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 인에이블 유닛은 인에이블 신호에 응답하여 구동되는 NMOS 트랜지스터인 반도체 집적 회로 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 인에이블 신호는 상기 제 1 및 제 2 노드 선택 신호가 상이한 경우 활성화되고, 상기 제 1 및 제 2 노드 선택 신호가 동일한 경우 비활성화되는 신호인 반도체 집적 회로 장치. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 지연 유닛은 모스 캐패시터인 반도체 집적 회로 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150168869A KR102425422B1 (ko) | 2015-11-30 | 2015-11-30 | 지연 회로 블록을 포함하는 반도체 집적 회로 장치 |
| US15/060,938 US9755626B2 (en) | 2015-11-30 | 2016-03-04 | Semiconductor integrated circuit device having delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150168869A KR102425422B1 (ko) | 2015-11-30 | 2015-11-30 | 지연 회로 블록을 포함하는 반도체 집적 회로 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170062992A KR20170062992A (ko) | 2017-06-08 |
| KR102425422B1 true KR102425422B1 (ko) | 2022-07-27 |
Family
ID=58778216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150168869A KR102425422B1 (ko) | 2015-11-30 | 2015-11-30 | 지연 회로 블록을 포함하는 반도체 집적 회로 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9755626B2 (ko) |
| KR (1) | KR102425422B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180058478A (ko) * | 2016-11-24 | 2018-06-01 | 에스케이하이닉스 주식회사 | 반도체 장치, 이를 포함하는 반도체 시스템 및 반도체 장치의 리드 및 라이트 동작 방법 |
| US10776550B1 (en) * | 2019-04-14 | 2020-09-15 | Mediatek Inc. | Integrated circuit having timing fixing circuit that introduces no short-circuit current under normal operation and associated timing fixing cell in cell library |
| KR102478938B1 (ko) * | 2021-01-29 | 2022-12-20 | 윈본드 일렉트로닉스 코포레이션 | 공유 지연 회로를 갖는 방법 및 메모리 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008234818A (ja) * | 2007-03-22 | 2008-10-02 | Hynix Semiconductor Inc | 半導体メモリ装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835436A (en) * | 1995-07-03 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed |
| US6167528A (en) * | 1995-12-21 | 2000-12-26 | Cypress Semiconductor | Programmably timed storage element for integrated circuit input/output |
| US5777923A (en) * | 1996-06-17 | 1998-07-07 | Aplus Integrated Circuits, Inc. | Flash memory read/write controller |
| KR20010063038A (ko) * | 1999-12-21 | 2001-07-09 | 박종섭 | 반도체장치의 지연회로 |
-
2015
- 2015-11-30 KR KR1020150168869A patent/KR102425422B1/ko active IP Right Grant
-
2016
- 2016-03-04 US US15/060,938 patent/US9755626B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008234818A (ja) * | 2007-03-22 | 2008-10-02 | Hynix Semiconductor Inc | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9755626B2 (en) | 2017-09-05 |
| US20170155382A1 (en) | 2017-06-01 |
| KR20170062992A (ko) | 2017-06-08 |
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