TWI651732B - 用於在記憶體裝置內進行資料運算之方法及設備 - Google Patents

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Abstract

描述一設備其包含：具有相關聯的來源感測放大器的一來源陣列之記憶體胞元；具有相關聯的目的地感測放大器的一目的地陣列之記憶體胞元；及用以啟動一來源字線(WL)之邏輯用以選擇在該來源陣列內部之一列記憶體胞元使得於該被選擇的記憶體胞元列中之資料由該相關聯的來源感測放大器閂鎖，其中啟動一目的地WL之邏輯用以選擇在該目的地陣列內部之一列記憶體胞元使得於該被選擇的記憶體胞元列中之資料由該等相關聯的目的地感測放大器閂鎖，及其中該等來源及目的地陣列之記憶體胞元係在一記憶體的同一排組內。

Description

用於在記憶體裝置內進行資料運算之方法及設備
本發明係有關於用於在記憶體裝置內進行資料運算之方法及設備。
發明背景
電腦系統耗用大部分時間在進行龐大資料運算。龐大資料運算降級了系統效能及能源效率兩者，原因在於龐大資料運算使用在耦合記憶體晶片與記憶體控制器間之記憶體通道上的高移轉次數。舉例言之，今日典型記憶體系統(例如，使用雙倍資料率3型(DDR3)-1066)藉將資料於記憶體通道上移轉而花費約一微秒(亦即1046奈秒)時間以複製4千位元組(KB)資料。在今日的高速記憶體中，一微秒的延遲乃高度延遲，其降級了計算系統的效能。此種高度延遲可降級目前跑的分享記憶體通道頻寬之應用程式。
可能引發高度延遲(亦即資料在記憶體通道上的移轉次數增加)的另一型資料運算為預設或復置記憶體的一區塊之內容。預設/復置操作典型地用於圖形或顯示應用，於該處此等應用期望清潔或擦拭部分或全部顯示內容的輸出(例如，用以使得影像顯示的某個部分完全變黑或變白)。 歸零一區塊記憶體之內容(亦即復置記憶體)之一種方式係藉將指示零的資料在記憶體通道上移轉而將零寫至該記憶體區塊。此種復置記憶體區塊之方法使用大量在記憶體通道上移轉的資料。
另一種將記憶體區塊內容歸零之辦法係使用高階軟體規劃功能諸如「Memset(ptr,0,nbyte)」及「calloc()」。此等軟體功能通常實施為儲存指令的規劃迴圈。儲存或寫入指令造成在記憶體通道上的高量資料移轉。使用進階向量指令(AVX)，使用單一指令時可清除或設定256位元組。然而，為了清除一整頁(例如，4KB)，AVX指令需迴圈128次，既耗時又耗電。
可能造成高延遲的資料操作(亦即在記憶體通道上的資料移轉次數增加)之另一實例係在一記憶體區塊反相或互補大量原始資料。反相或互補大量原始資料典型地係用在影像處理，於該處經常期望獲得影像的負像。一種反相或互補大量原始資料的方式係在記憶體通道上移轉已反相或已互補的資料給記憶體晶片，及然後將該已反相或已互補的資料寫入記憶體區塊。
一個此種影像處理操作係藉數位相機進行。於此等情況下，數位相機形成影像，以原始格式儲存影像，及形成負像用於進一步影像處理。當形成負像時，特定硬體(於此一實施例中，數位相機)須通過下列步驟，逐字組讀取資料，互補該字組，及然後以影像格式將已反相字組回存。既耗時又耗電，一次一個字組通過該影像。
依據本發明之一實施例，係特地提出一種設備其包含：具有相關聯的來源感測放大器的一來源陣列之記憶體胞元；具有相關聯的目的地感測放大器的一目的地陣列之記憶體胞元；及用以啟用一來源字線(WL)之邏輯用以選擇在該來源陣列內部之一列記憶體胞元使得於該被選擇的記憶體胞元列中之資料由該相關聯的來源感測放大器閂鎖，其中啟動一目的地WL之邏輯用以選擇該目的地陣列內之一列記憶體胞元使得於該被選擇的記憶體胞元列中之資料由該等相關聯的目的地感測放大器閂鎖，且其中該等來源及目的地陣列之記憶體胞元係於同一排組的一記憶體內。
100、200、300、900、1200、1500‧‧‧架構
101‧‧‧處理器
102‧‧‧記憶體
103‧‧‧匯流排
104‧‧‧模式選擇暫存器(MSR)
104a‧‧‧頁面複製模式(pcm)暫存器
104b‧‧‧頁面預設模式(ppst)暫存器
104c‧‧‧頁面復置模式(prst)暫存器
104d‧‧‧資料反相模式(dinv)暫存器
105、105-0~3‧‧‧記憶體排組
106‧‧‧控制邏輯
107、107a-b‧‧‧控制邏輯與IO電路
108、108a-d‧‧‧行解碼器
109、109a-d‧‧‧字線(WL)解碼器、列解碼器
201-1‧‧‧來源
201-N‧‧‧目的地
202-0‧‧‧來源陣列-0
202-N‧‧‧目的地陣列-N
203-0~N、500、600、1202‧‧‧感測放大器
(SA)、SAs、SAs301‧‧‧pcm開關(sw)
302‧‧‧I/O緩衝器
400、1000、1300、1320‧‧‧作圖
520、620、700、800‧‧‧時程圖
1100、1400、1700‧‧‧流程圖
1101-1109、1401-1404、1701-1709‧‧‧方塊
1201‧‧‧陣列/區段
1203‧‧‧開關
1204‧‧‧CSL驅動裝置
1501‧‧‧資料反相電路、RD Amp
1600‧‧‧高階架構
1601‧‧‧第一前置放大器
1602‧‧‧第二前置放大器
1603‧‧‧並列-串列邏輯
1604‧‧‧輸出緩衝器
1605‧‧‧位址輸入緩衝器
1606‧‧‧比較邏輯
1607‧‧‧接腳
1608‧‧‧列位址閂鎖
1800‧‧‧計算裝置
1810、1890‧‧‧處理器
1820‧‧‧音訊子系統
1830‧‧‧顯示子系統
1832‧‧‧顯示介面
1840‧‧‧I/O控制器
1850‧‧‧電源管理
1860‧‧‧記憶體子系統
1870‧‧‧連接性
1872‧‧‧胞狀連接性
1874‧‧‧無線連接性
1880‧‧‧周邊連結
1882‧‧‧至
1884‧‧‧自
DQ0-N‧‧‧資料接腳
MN1-2‧‧‧n型電晶體
MP1-2‧‧‧p型電晶體
t1-4‧‧‧時間
WDd‧‧‧目的地字線驅動裝置
WDs‧‧‧來源字線驅動裝置
WLd‧‧‧目的地字線
WLs‧‧‧來源字線
從後文給定之詳細說明部分及本文揭示之各種實施例的附圖將更完整瞭解本文揭示之實施例，但不應解譯為將本文揭示限制於實施例，反而只為了解說與瞭解。
圖1例示依據本文揭示之若干實施例一架構具有用於在一記憶體排組的不同區段內部複製頁面，用於復置一列記憶體胞元，用於預設一列記憶體胞元，及/或用於反相來自某一列記憶體胞元的資料的設備。
圖2例示高階架構顯示依據本文揭示之若干實施例在一記憶體排組的不同區段內部的頁面複製。
圖3例示架構顯示依據本文揭示之若干實施例用於在一記憶體排組的不同區段內部的頁面複製，行選擇線(CSL)於通用輸入-輸出(GIO)線的相同方向延伸。
圖4例示一作圖顯示依據本文揭示之若干實施例用於在一記憶體排組的不同區段內部頁面複製的各種控制信號之時程圖，CSL係於GIO線的相同方向延伸。
圖5A例示依據本文揭示之若干實施例於頁面複製操作期間可操作以弱化其驅動強度的可調整強度感測放大器(SA)。
圖5B例示依據本文揭示之若干實施例於頁面複製操作期間SA之各種信號之時程圖。
圖6A例示依據本文揭示之若干實施例於頁面複製操作期間可操作以弱化其驅動強度的可調整強度SA。
圖6B例示依據本文揭示之若干實施例於頁面複製操作期間SA之各種信號之時程圖。
圖7例示依據本文揭示之若干實施例用於自來源區段複製多行(亦即叢發READ或叢發WRITE操作)之時程圖。
圖8例示依據本文揭示之若干實施例於目的地區段於叢發操作結束時各種SA信號之時程圖。
圖9例示依據本文揭示之若干實施例在一記憶體排組的不同區段內部用於進行頁面複製操作的架構，CSL係於垂直GIO線之方向延伸。
圖10例示作圖顯示依據本文揭示之若干實施例在一記憶體排組的不同區段內部用於進行頁面複製操作的各種控制信號之時程圖，CSL係於垂直GIO線之方向延伸。
圖11例示依據本文揭示之若干實施例用於在記 憶體之一排組內部頁面複製區段之方法的流程圖。
圖12例示依據本文揭示之若干實施例用於復置或預設在記憶體排組之一區段中之一頁面(亦即胞元列)的架構。
圖13A-B例示作圖顯示依據本文揭示之若干實施例用於復置或預設在記憶體區段中的一頁面(亦即記憶體胞元列)之時程圖。
圖14例示依據本文揭示之若干實施例用於在一記憶體區段復置或預設頁面(亦即記憶體胞元列)之方法的流程圖。
圖15例示依據本文揭示之若干實施例用於在一記憶體區段反相得自頁面(亦即記憶體胞元列)之資料的架構。
圖16例示依據本文揭示之若干實施例用於在一記憶體區段反相得自頁面(亦即記憶體胞元列)之資料的高階架構。
圖17例示依據本文揭示之若干實施例用於在一記憶體區段反相得自頁面(亦即記憶體胞元列)之資料的方法之流程圖。
圖18例示依據若干實施例智慧型裝置或電腦系統或單晶片系統(SoC)具有一設備用於在一記憶體的不同區段內部頁面複製，用於復置記憶體，用於預設記憶體，及/或用於反相自記憶體的資料。
較佳實施例之詳細說明
已經提出在記憶體裝置內部不同排組間之資料複製係經由嚴格加諸資料局部性，用以將資料儲存於排組的相同區段。一種複製在記憶體排組之相同區段內部之資料的方式為快頁模式(FPM)。於FPM中，嚴格加諸資料局部性用以將資料維持於排組的相同區段。FPM不可擴延用於在相同記憶體排組的多個區段間複製資料。另一種複製資料之方案為管線化串列模式(PSM)。於PSM中，頁面資料只在排組間複製，其耗用時間長且非能源有效。PSM無法解決在相同記憶體排組的不同區段間複製資料的問題。
若干實施例使用既有記憶體(例如，動態隨機存取記憶體(DRAM))晶片介面、內部機構、及電路用以在記憶體晶片內部實施頁面資料複製功能。舉例言之，在耦合DRAM晶片介面的記憶體匯流排上移轉的資料於內部頁面複製操作期間大半維持非運作狀態。於若干實施例中，替代外部READ及WRITE操作在處理器(例如，記憶體控制器)與記憶體晶片間有大量資料異動，透過少數額外接腳及/或命令在記憶體晶片上提供複製功能。於若干實施例中，額外接腳為請求或初始化頁面複製操作的專用接腳。於若干實施例中，既有命令接腳經多工化用於命令頁面複製操作而未添加額外接腳。於若干實施例中，處理器發送頁面複製命令給記憶體積體電路(IC)，及於內部記憶體IC能處理複製操作。於若干實施例中，內部複製操作使用在記憶體陣列上的內部輸入-輸出(IO)匯流排。
各種實施例有多種技術效果。一種技術效果為頁面複製可藉發送單一命令給記憶體裝置而無外部資料異動進行，結果導致較低能耗及較短的複製週期。如此，頁面複製可以比較已知方法更短的時間及以能源有效方式進行。若干實施例之記憶體架構具有比FPM遠更寬廣的位址彈性，且比PSM遠更短的操作時間及更高能源效率。
於若干實施例中，提供內部機制及電路用以清除(亦即復置至邏輯低)或設定(亦即設定至邏輯高)在一排組的一區段中的完整一列記憶體胞元。於若干實施例中，替代影響子陣列架構及佈局，既有寫入命令用以藉由啟動多個行選擇線(CSL)而清除/設定一整列記憶體胞元。若干實施例的一種技術效果為可以更簡單更快速且節電之方式清除/設定一列記憶體胞元。
各種實施例允許使用者載明欲互補的記憶體範圍，使得回應於接收到來自記憶體控制器的命令用以進行該操作而在記憶體裝置內部執行互補操作。於若干實施例中，提出資料反相機制用以在輸出緩衝器之前掉換與輸出Data_Bar或Data_True，於該處Data_Bar為資料的反相而Data_True為非反相資料。於若干實施例中，此種掉換操作係使用既有記憶體內部IO匯流排架構及額外列位址比較電路進行。於若干實施例中，當列位址比較電路檢測得輸入位址與註冊位址(此乃其資料期望被掉換的一列記憶體胞元的位址)匹配時，處理器發送一掉換致能信號給位在輸出緩衝器之前的預閂鎖電路用以掉換/反相資料。於若干實施 例中，已反相資料係從記憶體晶片輸出。
用於掉換/反相資料的若干實施例的一個技術效果為若干實施例藉由於正常模式及反相模式中採用記憶體的既有IO匯流排架構進行此等操作而不影響任何子陣列架構及佈局。於若干實施例中，用於掉換/反相資料的額外位址閂鎖、位址比較電路、及多工器係位在周邊電路區。此種辦法較簡單、較快速、及省電，結果導致對記憶體子陣列架構極少有影響。
於後文詳細說明部分中，討論無數細節以供更徹底解釋本文揭示之實施例。但熟諳技藝人士顯然易知可無此等特定細節而具體實施本文揭示之實施例。於其它情況下，眾所周知之結構及裝置係以方塊圖顯示而非以細節顯示以免遮掩了本文揭示之實施例。
注意於實施例之相對應圖式中，信號係以線條表示。有些線條可能較粗，以指示更多組成的信號路徑，及/或在一端或多端具有箭頭，以指示主要資訊流向。此等指示並非意圖為限制性。反而，線條係連結一或多個具體實施例用以輔助更容易瞭解電路或邏輯單元。如由設計上需要或偏好指示的任何表示信號可實際上包含一或多個信號，其可於任一方向行進且可以任何合宜類型的信號方案執行。
全文說明書及申請專利範圍各項中，「連結」一詞表示被連結物品間之直接電氣連接而無任何中間裝置。「耦合」一詞表示被連結物品間之直接電氣連接，或透過 一或多個被動或主動中間裝置之間接連結。「信號」一詞表示至少一個電流信號、電壓信號、或資料/時鐘信號。「一(a)」、「一(an)」、及「該」之意義包括多數形。「在(in)」之意義包括「在其內」及「在其上」。
「實質上」、「靠近」、「近似」、「接近」、及「約」等詞大致上係指在一目標值之+/-20%以內。除非另行載明否則序數形容詞「第一」、「第二」、及「第三」等用以描述一共通物體，僅只指示述及相似物體的不同案例，而非意圖暗示如此描述的物體在時間上、空間上、排序上或以任何其它方式須呈給定的順序。
用於實施例之目的，於此處描述的各種電路及邏輯方塊中之電晶體為金氧半導體(MOS)電晶體，其包括汲極、源極、閘極、及龐大端子。電晶體也包括三閘及FinFET電晶體、閘全周柱狀電晶體、穿隧FET(TFET)、方形線、或矩形帶電晶體，或實現電晶體功能的其它裝置，諸如碳奈米管或電子自旋裝置。MOSFET對稱性源極及汲極端子亦即為相同端子，此處可互換使用。另一方面，TFET裝置具有非對稱性源極及汲極端子。熟諳技藝人士將瞭解可不背離本文揭示之範圍使用其它電晶體，例如兩極性接面電晶體-BJT PNP/NPN、BiCMOS、CMOS、eFET等。「MN」一詞指n-型電晶體(例如，NMOS、NPN BJT等)及「MP」一詞指p-型電晶體(例如，PMOS、PNP BJT等)。
圖1例示依據本文揭示之若干實施例一架構100具有用於在一記憶體排組的不同區段內部複製頁面，用於 復置一列記憶體胞元，用於預設一列記憶體胞元，及/或用於反相來自某一列記憶體胞元的資料的設備。
於若干實施例中，架構100包括處理器101及記憶體102。於若干實施例中，處理器101為微處理器(諸如由英特爾公司(Intel Corporation)設計者，加州聖塔卡拉)、數位信號處理器(DSP)、可現場程式規劃閘陣列(FPGA)、特定應用積體電路(ASIC)、或射頻積體電路(RFIC)等。
於若干實施例中，記憶體102為動態隨機存取記憶體(DRAM)。於其它實施例中，可使用其它類型的記憶體。為了不遮掩該等實施例中，顯示記憶體架構100之簡化版本。熟諳技藝人士將瞭解需要有其它邏輯及電路用於架構100的完整操作。例如，圖中未顯示症候群計算器、佇列、輸入-輸出緩衝器、解碼器、多工器等。
於若干實施例中，記憶體102包括I/O介面用以透過匯流排103而與處理器101通信、多個記憶體排組105(例如，105-0至105-3)其可經邏輯組合、控制邏輯106、控制邏輯及IO電路107(例如，107a/b)、行解碼器108(例如，108a/b/c/d)、及字線解碼器109(例如，109a/b/c/d)。為了不遮掩各種實施例，圖中顯示四個記憶體排組(亦即排組-0至記憶體排組-4)。但各種實施例並不限於四個記憶體排組。更少或更多記憶體排組用於各種實施例。
此處，各個記憶體排組包含區段或陣列(例如，排組-0 105-0包含區段，區段-0至區段-N，於該處「N」為整數)，於該處各個區段有多列記憶體胞元。此等記憶體胞 元藉字線(WL)解碼器及行解碼器可存取(例如，WL解碼器109b及行解碼器108a用以選擇在一區段之排組-0 105-0內部的一個記憶體胞元)。
於若干實施例中，控制邏輯及I/O電路(例如，控制邏輯及I/O 107a)及控制邏輯106自處理器101接收指令用以進行在一記憶體排組的不同區段內部的頁面複製操作，用以進行一列記憶體胞元的復置操作，用以進行一列記憶體胞元的預設操作，及/或反相來自某一列記憶體胞元的資料。
為了不遮掩各種實施例，記憶體102被描述為DRAM記憶體。DRAM記憶體102包含DRAM位元胞元。此等DRAM位元胞元係以二維(2D)方式組織，因而自DRAM存取資訊，對DRAM裝置指定位址向量及取回一區塊資訊。於若干實施例中，此等位元胞元劃分成半獨立排組，其可被並列存取。於位址向量中的排組位址位元用以選擇一排組。一排組可進一步劃分成許多區段。舉例言之，排組-0 105-0被劃成「N」個區段。
於相同排組的此等區段分享周邊電路，諸如解碼器(例如，WL解碼器109b、行解碼器108a)及輸入/輸出通道(例如，107a)。於若干實施例中，於任何給定時間只允許一個區段為運作狀態。一區段又再劃分成許多拼貼塊，偶爾稱作子陣列。位址向量的其餘位址位元被劃分成列位址位元及行位址位元。列記憶體胞元係用以選擇一區段及在該選擇區段內部的一列。
典型地，一區段內部的一列具有相當於8千位元(8Kb)至32Kb於一列(亦即分別為1千位元組(KB)至4KB於一列)。此處，一列記憶體胞元又稱一頁。於一列記憶體胞元中的各個位元胞元具有一對應感測放大器(SA)，其係用以存取位元胞元的內容。因DRAM胞元將資訊儲存於電容器，故感測係透過階段完成。首先，一位元線(及其補體)被預充電至某個電壓。然後，於列位址被解碼後一列被啟用。於位元胞元中之電荷(或缺電荷)然後與位元線(BL)分享，結果導致BL與其補體(BLB)間之電壓的小量差異。此時，SA被啟用以感測與放大該電壓差用以驅動儲存內容。
然後儲存於SA的資料進一步使用行位址位元選擇以經由I/O接腳離開DRAM裝置。典型地，DRAM裝置商品具有4至32接腳用於資料I/O(亦即DQ接腳)。DRAM商品之實例包括支援單倍資料率(SDRx)、雙倍資料率(DDRx)、及低功率雙倍資料率(LPDDRx)介面的DRAM，於該處「x」為整數，如由聯合電子裝置工程委員會(JEDEC)又稱JEDEC固態技術協會的同步DRAM標準規格(SDRAM)界定(例如，參考2013年11月公開的SDRAM規格)。於若干實施例中，此等步驟(亦即讀取、寫入、頁面複製、復置、預設、資料反相)係由命令(例如，由處理器101產生)起始及由DRAM 102的內部電敁執行。此等命令係使用命令位元諸如RAS#、CAS#、WE#等編碼。
於若干實施例中，處理器101包含模式選擇暫存器(MSR)104，其係用以設定記憶體102的各種操作/命令及 效能。於若干實施例中，MSR 104包括頁面複製模式(pcm)暫存器104a。當pcm暫存器104a被設定時，則記憶體102執行相同排組的不同區段間的頁面複製操作。舉例言之，當pcm暫存器104a被設定為邏輯高時，則排組-0 105-0中區段-0的內容可被複製至區段-1。雖然圖1之實施例例示MSR 104為處理器101的部件，但依據若干實施例MSR 104係位在記憶體102中。
於若干實施例中，MSR 104包括頁面預設模式(pprst)暫存器104b。當pprst暫存器104b被設定時，則記憶體102逐一區段(或一區段中只有一列)預設排組的內容。舉例言之，當ppst暫存器104b被設定為邏輯高時，則排組-0 105-0中區段-0的內容被設定為邏輯壹，接著設定排組-0中區段-1的內容為邏輯壹等等。
於若干實施例中，MSR 104包括頁面復置模式(prst)暫存器104c。當prst暫存器104a被設定時，則記憶體102逐一區段復置排組的內容。舉例言之，當prst暫存器104c被設定為邏輯高時，則排組-0 105-0中區段-0的內容被設定為邏輯零，接著設定排組-0中區段-1的內容為邏輯零等等。於若干實施例中，MSR 104包括資料反相模式(dinv)暫存器104d。於一個實施例中，當dinv暫存器104d被設定時，則記憶體102反相所選擇的輸出(例如，區段-0內部的一列記憶體胞元)。
於若干實施例中，用於耦合匯流排103的I/O介面為DDR4介面且匯流排103為DDR4依從性匯流排耦合記憶 體102至處理器101，如2013年11月由JEDEC公告的DDR4 SDRAM標準規格描述。其它同步DRAM介面也可用以耦合處理器101與DRAM 102。舉例言之，SDR、DDR、DDR2、DDR3、DDR、寬-I/O(WIO)等可用以介接處理器101與DRAM 102。
於若干實施例中，用於耦合匯流排103的I/O介面為低功率DDR4(LPDDR4)介面，及匯流排103為LPDDRX(例如，x=4)依從性匯流排耦合記憶體102至處理器101，如2014年8月由JEDEC公告的LPDDR4標準規格描述。
雖然圖1之實施例中，係以於處理器101及記憶體102的兩個分開組件例示，但於若干實施例中，處理器101及記憶體102可一起封裝成單一單元。於若干實施例中，處理器101及記憶體102係使用三維積體電路(3D IC)技術實現，於該處各種晶粒彼此向上堆疊。舉例言之，記憶體102的各種晶粒或組件可實現為堆疊於處理器101晶粒上而形成堆疊或3D IC的晶粒。於若干實施例中，處理器101及數個記憶體晶片(亦即記憶體102)安裝於電腦系統板上。
圖2例示依據本文揭示之若干實施例在一記憶體排組的不同區段內部進行頁面複製操作的高階架構200。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖2之該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。
於若干實施例中，一個區段的內容複製至相同排組的另一個區段上。架構200顯示一個此種實施例。於此一 實施例中，一個區段標記為來源區段(例如，來源201-1)及另一個區段標記為目的地區段(例如，目的地201-N)。如參考圖1描述，一排組之記憶體的各個區段具有關聯的感測放大器。舉例言之，來源陣列-0 202-0(例如，區段-0)具有關聯的感測放大器203-0。同理，目的地陣列-N 202-N(例如，區段-N)具有關聯的感測放大器203-N。於若干實施例中，當接收到頁面複製命令(例如，當MSR 104內的pcm經設定時)時，陣列-0 202-0之內容複製至陣列-N 202-N而處理器101與記憶體102並無資料流通。
圖3例示依據本文揭示之若干實施例用於在一記憶體排組的不同區段內部進行頁面複製操作的架構300，行選擇線(CSL)於通用輸入-輸出(GIO)線的相同方向延伸。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖3之該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。
架構300顯示圖2之進一步細節。於此一實施例中，CSL及GIO線彼此平行。CSL係由CSL驅動裝置驅動而GIO線係由寫入驅動裝置驅動。GIO線也攜載讀取自記憶體胞元的資料。然後此種資料藉讀取放大器(RD Amp)放大。典型地，放大資料提供給I/O緩衝器302其在資料接腳(DQ)被驅出。於若干實施例中，架構300包括耦合於RD Amp之輸出與寫入驅動裝置之輸入間的pcm開關(sw)301。於若干實施例中，pcm sw 301係由處理器101發送給記憶體102的頁面複製命令可予控制。由pcm sw 301提供的此種內部機制允 許在一記憶體排組的不同區段間的逐頁複製，而無資料在資料接腳上移轉。於若干實施例中，pcm sw 301具體實施為通過閘。於其它實施例中，任何其它合宜電路可用以實施pcm sw 301。
於若干實施例中，為了將內容從來源201-0中的一列記憶體胞元複製至目的地201-N中的一列記憶體胞元，來源WL驅動裝置(WDs)被致能而啟動一來源WL(WLs)。藉由啟動WLs，一列記憶體胞元(亦即一頁面)被啟動。此列記憶體胞元為來源記憶體胞元(亦即來源頁面)。一個此種胞元顯示為cells。於若干實施例中，當啟動WLs時，來自來源胞元的資料由SAs 203-0閂鎖。一個此種SA實例顯示為SAs。
於若干實施例中，針對由WLs所啟動的一列記憶體胞元，來自SAs 203-0的閂鎖資料為低擺動資料，其由RD Amp放大，其將低擺動資料轉換成全擺動資料(此處又稱CMOS資料)。RD Amp也閂鎖在其輸入接收的資料。於若干實施例中，RD Amp實施為時控比較器，其閂鎖輸入資料於一時鐘信號的每個升降緣。
於若干實施例中，目的地WL驅動裝置(WDd)被致能其啟動目的地WL(WLd)。於若干實施例中，目的地WDd係在記憶體102等待預定量時間(例如，tRCD)之後被啟動。此處「tRCD」一詞大致係指當WL被啟動時，SA感測與放大來自一選擇胞元的資料之時間邊際，使得BL與BLB間之電壓分裂係高於臨界值。tRCD可界定為與自列啟動(亦即ACT命令)至行操作(亦即READ/WRITE命令)或行ACT命令 的衰減時間相關聯的衰減時間規格。藉由啟動WLd，一列記憶體胞元被啟動。此一列記憶體胞元為目的地(或目標)記憶體胞元(亦即目的地頁面)。一個此種胞元顯示為celld。於若干實施例中，當啟動WLd時，來自目的地胞元的資料由SAs 203-N閂鎖。一個此種SA實例顯示為SAd。
雖然圖2之實施例係例示為首先閂鎖來源資料及然後閂鎖目的地資料，但處理可逆轉。舉例言之，可首先閂鎖目的地資料及然後閂鎖來源資料。於若干實施例中，pcm sw 301被啟動而耦合儲存於來源SAs 203-0中之資料至寫入驅動裝置的輸入。於若干實施例中，pcm sw 301係由處理器101發出的複製命令可予控制。於若干實施例中，複製命令也致能RD Amp及寫入驅動裝置，使得RD Amp係在寫入驅動裝置被致能之前啟用及停用。
於若干實施例中，耦合資料(亦即來自RD Amp的輸出之資料，其係藉pcm sw 301而耦合至寫入驅動裝置)然後由寫入驅動裝置於GIO線上驅出。於若干實施例中，GIO線上的被驅動資料覆寫目的地SAs 203-N。於若干實施例中，目的地SAs 203-N中之新資料充電個別BLd及BLBd，其將新資料(亦即來源資料)寫至由WLd啟動的記憶體胞元之目的地列。於若干實施例中，此項處理(亦即叢發複製)重複值到在一排組的一區段的全部頁面皆被複製至相同排組的另一區段為止。
圖4例示作圖400顯示依據本文揭示之若干實施例用於在一記憶體排組的不同區段內部進行頁面複製操作 的各種控制信號之時程圖，CSL係於GIO線的相同方向延伸。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖4之該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。此處，各個波形的x軸為時間及y軸為電壓。
作圖400顯示四個信號-GIO線上電壓(及GIO線補體(亦即GIOB))、CSL信號、RD Amp致能信號、及寫入驅動裝置(WD)致能信號。於若干實施例中，為了複製資料，控制邏輯106使得CSL驅動裝置於時間t1能進行頁面複製處理。於若干實施例中，於時間t1之前，來源資料係由來源SAs 203-0閂鎖，如參考圖3描述。回頭參考圖4，於若干實施例中，於時間t2，RD Amp由接收自處理器101的複製命令啟用。如此，宣告RD Amp致能信號。於時間t2及t3期間，來自來源SAs 203-0的資料由RD Amp閂鎖。於若干實施例中，在GIO線上被驅動的來自來源SAs 203-0的資料為低擺動資料。「低擺動資料」一詞通常係指在兩軌亦即電源供應及接地間擺動的資料，使得信號最大點及最小點經常性分別低於電源供應及/或高於接地。
於時間t3，寫入驅動裝置係由複製命令信號啟用。如此，宣告WD致能信號。此時，pcm sw 301關閉，其複製由RD Amp致能信號閂鎖的資料至寫入驅動裝置的輸入。於時間t3及t4期間，寫入驅動裝置驅動GIO線上的來源資料，覆寫儲存於目的地SAs 203-N的資料。此種由寫入驅動裝置驅動的資料為全擺動資料。「全擺動資料」一詞通常係指在 兩軌亦即電源供應及接地間擺動的資料，使得信號最大點及最小點分別為電源供應及接地。
於若干實施例中，在目的地SAs 203-N閂鎖新資料之後，CSL驅動裝置關閉，其停用CSL線。為了正常讀及寫操作，在一個CSL週期以內，RD Amp致能及WD致能不會同時宣告。於若干實施例中，針對頁面複製操作，在CSL週期以內RD Amp致能信號及WD致能信號皆被宣告。
圖5A例示依據本文揭示之若干實施例於頁面複製操作期間可操作以弱化其驅動強度的可調整強度SA 500(例如，203-N)。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖5A之該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。
於若干實施例中，SA 500包含放大(amp)電路(例如，交叉耦合閂鎖，此處未顯示)、標頭電晶體、及註腳電晶體。於若干實施例中，標頭電晶體包含p-型電晶體MP1及n-型電晶體MN1彼此並聯耦合。於若干實施例中，電晶體MN1的源極端子耦合至節點ACT及電晶體MN1的汲極端子耦合至電源供應器(Vcc)，於該處電晶體MN1係由SAP控制。
於若干實施例中，電晶體MP1的汲極端子耦合至節點ACT及電晶體MP1的源極端子耦合至Vcc，於該處電晶體MP1係由SAP_b(其與SAP互補)控制。此處，節點名稱及信號等術語可互換使用。例如，取決於句子情境，SAP一詞可用以指節點SAP或信號SAP。
於若干實施例中，註腳電晶體包含p-型電晶體MP2及n-型電晶體MN2彼此並聯耦合。於若干實施例中，電晶體MN2的汲極端子耦合至節點NLAT及電晶體MN1的源極端子耦合接地，於該處電晶體MN2係由SAN控制。於若干實施例中，電晶體MP2的源極端子耦合至節點NLAT及電晶體MP2的汲極端子耦合接地，於該處電晶體MP2係由SAN_b(與SAN互補)控制。
於若干實施例中，於頁面複製操作期間，目的地SA相對於來源SA弱化，使得於來源與目的地SA間有衝突時，更容易寫入目的地SA，原因在於來源及目的地SA兩者同時被驅動至GIO線上之故。於若干實施例中，當目的地SA被寫入時，標頭及/或註腳電晶體減低目的地SA的驅動強度。於若干實施例中，正常操作期間，SA以正常強度操作，使得電晶體MN1及MP2分別由SAP及SAN_b信號關閉。於若干實施例中，於頁面複製模式期間，電晶體MP1及MN2分別由SAP_b及SAN信號關閉，以減低放大器的驅動強度。
圖5B例示依據本文揭示之若干實施例於頁面複製操作期間SA 500之各種信號之時程圖520。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖5B之該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。此處，全部波形的x軸為時間及y軸為電壓。
起始，在SA閂鎖資料之前及在WL啟用之前，BL與BLB等化(亦即實質上設定為相同電壓位準(例如，半Vcc))。取決於儲存於記憶體胞元上的電荷，在WL啟用之 後(如灰虛線顯示)，BL及BLB上的電壓開始漂移開。於若干實施例中，於正常操作期間，電晶體MP1及MN2被啟用時電晶體MN1及MP2被停用，BL及BLB充電至軌位準。舉例而言，BL充電至VCC及BLB放電至VSS。於若干實施例中，於頁面複製操作期間(亦即SAN從高變遷至低，及SAP_b從低變遷至高)，電晶體MP1及MN2被停用時電晶體MN1及MP2被啟用，BL及BLB充電至比軌位準低一個臨界值位準。舉例言之，BL充電至Vcc-Vtn及BLB充電至Vss+Vtp，於該處Vtn為電晶體MN1的臨界值電壓及Vtp為電晶體MP2的臨界值電壓。
圖6A例示依據本文揭示之若干實施例可操作以弱化其於頁面複製操作期間的驅動強度之可調整強度SA600。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖6A之該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。
於若干實施例中，SA 600包含放大(amp)電路(例如，交叉耦合閂鎖，此處未顯示)、標頭電晶體、及註腳電晶體。於若干實施例中，標頭電晶體包含p-型電晶體MP1及MP2彼此並聯耦合。於若干實施例中，電晶體MP1及MP2的汲極端子耦合至節點ACT及電晶體MP1及MP2的源極端子耦合至Vcc，於該處電晶體MP1係由SAP1_b(其與SAP1互補)控制，而電晶體MP2係由SAP2_b(其與SAP2互補)控制。
於若干實施例中，註腳電晶體包含n-型電晶體MN1及MN2彼此並聯耦合。於若干實施例中，電晶體MN1 及MN2的汲極端子耦合至節點NLAT及電晶體MN1及MN2的源極端子耦合接地，於該處電晶體MN1係由SAN1控制及電晶體MN2係由SAN2控制。於若干實施例中，電晶體MN1比電晶體MN2更強(例如，具有較大尺寸及驅動強度)，而電晶體MP1比電晶體MP2更強。
於若干實施例中，於頁面複製操作期間，目的地SA相對於來源SA弱化，使得於來源與目的地SA間有衝突時更容易寫入目的地SA(例如，當來源及目的地SA兩者同時在同一線上驅動)。於若干實施例中，當目的地SA被寫入時，針對感測放大器標頭及/或註腳電晶體減低目的地SA的驅動強度。於若干實施例中，正常操作期間，SA 600以正常強度操作，使得電晶體MN2及MP2分別由SAN2及SAP2_b信號關閉，但電晶體MP1及MN2開啟。於若干實施例中，於頁面複製模式期間，電晶體MP1及MN1分別由SAP1_b及SAN1信號關閉以減低放大器的驅動強度。
圖6B例示依據本文揭示之若干實施例於頁面複製操作期間SA 600各種信號的時程圖620。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖6B之該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。此處，全部波形的x軸為時間及y軸為電壓。
起初，在SA閂鎖資料之前及WL啟用之前，BL及BLB等化(亦即實質上設定為相同電壓位準(例如，半Vcc))。取決於儲存於記憶體胞元上的電荷，在WL啟用之後(如灰虛線顯示)，BL及BLB上的電壓開始漂移開。於若 干實施例中，於正常操作期間，電晶體MP1及MN2被啟用時電晶體MN1及MP2被停用，BL及BLB節點充電至軌位準。例如BL節點充電至Vcc及BLB節點充電至Vss。於正常操作期間，SAP1_b節點具有低電壓(其啟動電晶體MP1)，SAP_2節點具有高電壓(其關閉電晶體MP2)，SAN1具有高電壓(其啟動電晶體MN1)，SAN2節點具有低電壓(其關閉電晶體MN2)。於正常操作期間，SA 600以正常強度操作。
於若干實施例中，於頁面複製操作期間(亦即SAN2信號從低變遷至高，SAN1信號從高變遷至低，SAP2_b信號從高變遷至低，及SAP1_b從低變遷至高)，電晶體MP1及MN1被停用而電晶體MP2及MN2被啟用。於頁面複製操作期間，SA 600以較弱強度操作，因較弱電晶體MP2及MN2被啟用而較強電晶體MP1及MN1被停用之故。
圖7例示依據本文揭示之若干實施例用於自來源區段複製多行(亦即叢發READ或叢發WRITE操作)之時程圖700。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖7該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。此處，x軸為時間及y軸為電壓或動作項目。
於若干實施例中，當接收頁面複製命令時，於第一時鐘週期期間，來源WL被啟用(亦即命令ACT)而將來自一列記憶體胞元(亦即位址列)的資料閂鎖入來源SA。等待預定時間tRCD(於此一實施例中為3個時鐘週期)之後，CACT命令(亦即命令複製ACT(CACT))被發出而啟用目的 地WL及目的地SA。然後目的地WL被啟用，來自目的地記憶體胞元列的資料被閂鎖入目的地SA。目的地SA脆弱但就緒接收來自來源SA的複製資料。此種閂鎖資料最終由RD Amp閂鎖的資料所覆寫。如此，與一位址相關聯的得自一列記憶體胞元的資料被複製其上(亦即Address Crow)。
於若干實施例中，COPY處理操作由行位址載明的CSL啟用。然後資料由RD Amp讀取及使用寫入驅動裝置回寫。於若干實施例中，在自第一列記憶體胞元複製資料之後，叢發複製處理能開始接續複製整個頁面資料。叢發操作係由多個COPY動作命令指示。舉例言之，COPY命令以不同的行位址重複用以自來源頁面複製一整頁到目的地頁面。於頁面COPY處理期間，資料接腳上未進行資料移轉，由非運作狀態DQ資料接腳例示。
圖8例示依據本文揭示之若干實施例於目的地區段於叢發操作結束時各種SA及BL信號之時程圖800。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖8之該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。此處，全部波形的x軸為時間及y軸為電壓。
起初，在SA閂鎖資料之前及WL啟用之前，BL及BLB等化(亦即實質上設定為相同電壓位準(例如，半Vcc))。取決於儲存於記憶體胞元上的電荷，在WL啟用之後(如灰虛線顯示)，BL及BLB上的電壓開始漂移開。於若干實施例中，於正常操作期間，電晶體MP1及MN2被啟用時電晶體MN1及MP2被停用，BL及BLB節點充電至軌位準。 例如BL節點充電至Vcc及BLB節點充電至Vss。
於若干實施例中，於複製操作期間(亦即SAN信號從高變遷至低，及SAP_b從低變遷至高)，電晶體MP1及MN2被停用而電晶體MN1及MP2被啟用，BL及BLB節點上的電壓充電至低於軌位準的臨界值位準。舉例言之，BL節點充電至Vcc-Vtn及BLB節點充電至Vss+Vtp，於該處Vtn為電晶體MN1的臨界值電壓，及Vtp為電晶體MP2的臨界值電壓。
於若干實施例中，在來源WL被停用及SA被關閉之前(亦即SA的輸入(BL及BLB)為等化)，及於預充電命令(PRE)發出之後，SA強度調整至其正常強度(亦即SA回復正常操作)。如此，BL及BLB節點上的電壓充電至其個別軌(此處BL節點上的電壓充電至Vcc及BLB節點上的電壓放電至Vss)。於若干實施例中，在叢發複製操作完成之後，SA回復其正常強度。於正常操作期間，標頭電晶體允許SA驅動輸出至完全擺動(亦即藉於正常驅動強度驅動而達成完全Vcc擺動)，而註腳電晶體允許SA驅動輸出至完全擺動(亦即藉於正常驅動強度驅動而達成完全Vss擺動)。
圖9例示依據本文揭示之若干實施例在一記憶體排組的不同區段內部用於進行頁面複製操作的架構900，CSL係於垂直GIO線之方向延伸。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖9之該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。圖9係參考圖3描述。俾便不遮掩圖9之實施例，描述圖9與圖3間之 差異。
於若干實施例中，取決於DRAM記憶體架構類型(例如，CSL是否係平行GIO線或垂直GIO線)，頁面複製操作之實施細節可略有差異。舉例言之，當CSL線係平行GIO線時，在RD Amp被啟用之前CSL驅動裝置啟用CSL線，及於寫入驅動裝置被停用之後(亦即在寫入驅動裝置已被驅動GIO線上方欲複製資料到目的地頁面之後)停用CSL線。
比較圖3，此處來源CSLs係垂直GIO線定向。舉例言之，由來源CSLs驅動裝置驅動的來源CSLs於垂直GIO線方向延伸。同理，由目的地CSLd驅動裝置驅動的目的地CSLd於垂直GIO線方向延伸。於若干實施例中，CSL於WL的相同方向延伸。舉例言之，來源CSLs於平行來源WLs之方向延伸，及目的地CSLd於平行目的地WLd之方向延伸。
於若干實施例中，在來源SAs閂鎖來自選擇來源WLs的資料之後，RD Amp讀取被閂鎖的資料。於若干實施例中，pcm sw 301導通及耦合RD Amp的輸飲到寫入驅動裝置，其驅動資料至GIO線上。於若干實施例中，若CSL驅動裝置被啟用，則來源及目的地SA兩者被啟用(亦即來源及目的地SA兩者被驅動至GIO線上)。
於若干實施例中，來源CSLs及目的地CSLd循序被啟用而解析SA對抗彼此的可能(例如，同時在相同線上驅動)。於若干實施例中，來源CSLs先被啟用，於該期間，RD Amp被啟用而閂鎖資料至GIO線上。於若干實施例中，在來源CSLs被停用之後目的地CSLd被啟用。於若干實施例中， 於目的地CSLd被啟用期間，寫入驅動裝置被啟用及驅動資料自pcm sw 301耦合至GIO線。於若干實施例中，藉由循序地啟用與停用CSL線，避免了對抗SA相關聯的可能問題。
圖10例示作圖1000顯示依據本文揭示之若干實施例在一記憶體排組的不同區段內部用於進行頁面複製操作的各種控制信號之時程圖，CSL係於垂直GIO線之方向延伸。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖10之該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。此處，各個波形的x軸為時間及y軸為電壓。
作圖1000顯示四個信號-GIO線上電壓(及GIO線補體(亦即GIOB))、CSL信號、RD Amp致能信號、及寫入驅動裝置(WD)致能信號。於若干實施例中，為了複製資料，控制邏輯106使得來源CSLs驅動裝置於時間t1能進行頁面複製處理。於若干實施例中，於時間t1與t2間，來源資料係由來源SAs 203-0閂鎖，如參考圖9描述。
回頭參考圖10，於若干實施例中，於時間t2，RD Amp由接收自處理器101的複製命令啟用。如此，宣告RD Amp致能信號。於時間t2及t3期間，來自來源SAs 203-0的資料由RD Amp閂鎖。於若干實施例中，在GIO線上被驅動的來自來源SAs 203-0的資料為低擺動資料。
於時間t3，來源CSLs被停用及目的地CSLd被啟用，如CSLs信號的下降緣及CSLd信號的上升緣指示。於該時間期間，寫入驅動裝置係由複製命令信號啟用。如此，宣告 WD致能信號。此時，pcm sw 301關閉，其複製由RD Amp致能信號閂鎖的資料至寫入驅動裝置的輸入。於時間t3及t4期間，寫入驅動裝置驅動GIO線上的來源資料，覆寫儲存於目的地SAs 203-N的資料。此種由寫入驅動裝置驅動的資料為全擺動資料。於若干實施例中，在目的地SAs 203-N閂鎖新資料之後，目的地CSLd驅動裝置被關閉，其使得目的地CSLd線為非運作狀態。為了正常讀及寫操作，不會同時宣告RD Amp啟用及WD啟用。
圖11例示依據本文揭示之若干實施例用於在記憶體之一排組內部頁面複製區段之方法的流程圖1100。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖11之該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。
雖然於參考圖11之流程圖中之方塊係以特定順序顯示，但動作順序可經修改。如此，例示實施例可以不同順序進行，及若干動作/方塊可並列執行。依據若干實施例圖11中列舉的若干方塊及/或操作為選擇性。呈示的方塊編號係為求清晰起見，而非意圖規定各個方塊必須出現的操作順序。此外，自各種流程之操作可以各種組合使用。
於方塊1101，來源WL驅動裝置致動來源WLs以選擇一排組中之一列記憶體胞元，該排組的資料欲被複製至相同記憶體排組的不同區段中的另一列記憶體胞元。於方塊1102，來自選擇列記憶體胞元的資料被閂鎖入來源SAs。於若干實施例中，SAs的輸出被驅動至GIO線。於方塊1103， 在預定時間tRCD通過之後，RD Amp由頁面複製命令啟用而閂鎖來源SAs的輸出。於若干實施例中，RD Amp的輸出為全軌擺動信號。於方塊1104，在成功閂鎖資料之後RD Amp被停用。
於方塊1105，一或多個開關pcm sw 301由頁面複製命令開啟而將資料自RD Amp的輸出耦合至寫入驅動裝置的輸入。於方塊1106，寫入驅動裝置被啟用而將已複製資料驅至GIO線。於若干實施例中，寫入驅動裝置的輸出為全擺動資料，其可覆寫資料至選擇的目的地SAs上。於方塊1107，目的地SAs的強度相對於來源SAs弱化，使得寫入驅動裝置可覆寫資料於目的地SAs。
於方塊1108，資料係由被啟用的目的地SAs閂鎖。此項資料為自來源區段複製的資料。於方塊1109，目的地WL經選擇，使得欲寫入的該列記憶體胞元被選擇。因使得目的地SAs比正常更弱故，由寫入驅動裝置驅動的資料覆寫儲存於目的地SAs的資料及因而覆寫記憶體胞元之目的地列。雖然方塊1109顯示在方塊1108之後，但依據若干實施例方塊1109可在方塊1102之後進行。於若干實施例中，方塊的順序經改變而不影響從來源及目的地記憶體區段複製資料的處理。
圖12例示依據本文揭示之若干實施例用於復置或預設在記憶體排組之一區段中之一頁面(亦即胞元列)的架構1200。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖12之該等元件可以類似描述之任一種方式操 作或發揮功能，但非受此所限。
替代影響子陣列架構及佈局，若干實施例藉由致動多個CSL而使用既有寫入命令來清除/設定一整列。於若干實施例中，架構1200包含附有相關聯的感測放大器1202的陣列/區段1201、開關1203、CSL驅動裝置1204、及多個RD Amp及寫入驅動裝置耦合至個別I/O緩衝器及資料接腳(DQ接腳)。於此一實施例中，顯示「N」個資料接腳。
於某些情況下，在記憶體開始操作之前，可能期望復置或預設記憶體內容而未驅動資料接腳上的資料。於若干實施例中，多個CSL驅動裝置1204同時由處理器101發送的預設/復置命令啟用。於若干實施例中，當接收到預設/復置命令時，CSL驅動裝置1204啟動開關1203(例如，藉CSL線CSL0/1/2/3)使得感測放大器1202之輸出耦合至寫入驅動裝置的輸出。於若干實施例中，藉由啟動開關1203，可能達成同時寫入操作至一列記憶體胞元。於若干實施例中，當一頁面中的全部CSL皆被選擇及致動時，全部預解碼行位址信號皆被啟動。
於若干實施例中，當從處理器101接收預設/復置命令時，寫入驅動裝置相較於其正常驅動強度提高其驅動強度。提高驅動強度的一項理由係為了確保閂鎖於SAs的資料被寫入至該記憶體所覆寫。於若干實施例中，在接收預設/復置命令之後，使用參考圖5-6描述之實施例SAs變成比正常更弱。
回頭參考圖12，於若干實施例中，針對該列記憶 體胞元期望的初值係由資料接腳DQ0-DQN提供，於該處「N」為大於1的整數。於若干實施例中，當復置命令由處理器101發出時，寫入驅動裝置驅動在節點d0-dN上的邏輯低以邏輯低覆寫儲存於SA1-SAN中之值。於若干實施例中，SA中之此等值被寫到記憶體胞元的選擇列(亦即由WL驅WDd驅動的運作狀態WL選擇者)。於若干實施例中，當復置命令由處理器101發出時，寫入驅動裝置驅動在節點d0-dN上的邏輯高以邏輯高覆寫儲存於SA1-SAN中之值。於若干實施例中，SA中之此等值被寫到記憶體胞元的選擇列(亦即由WL驅WDd驅動的運作狀態WL選擇者)。
圖13A-B例示作圖1300及1320顯示依據本文揭示之若干實施例用於復置或預設在記憶體區段中的一頁面(亦即胞元列)之時程圖。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖13A-B之該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。
此處，x軸為時間及y軸為電壓。起初，在感測BL及BLB之前，該等節點上的電壓經等化。於等化之後，WL被啟用如灰虛線顯示。當啟動WL時，BL及BLB信號根據儲存於記憶體胞元(由WL選擇)的電荷漂移開。由記憶體胞元儲存的電荷由SA閂鎖，其感測BL及BLB。於此一實施例中，BL被充電至Vcc及BLB被充電至Vss。
於若干實施例中，當記憶體102自處理器101接收復置信號時，寫入驅動裝置驅動GIO線上的邏輯低。此種邏輯低夠強而覆寫由SA閂鎖的感測值。CSL線造成開關1203 被啟動，允許寫入驅動裝置將資料驅至SAs上。如此，儲存於BL節點上的電荷切換至邏輯低(儲存於BLB節點上的電荷切換至邏輯高)，如作圖1300指示。然後此等BL及BLB節點上的電荷儲存於所選擇的記憶體胞元，使得所選擇的記憶體胞元被復置。於若干實施例中，CSL啟用時間(亦即CSL驅動裝置1204被驅動而啟動開關1203的時間)係比正常寫入時間更長以確保儲存於記憶體胞元中之資料被復置。
於若干實施例中，當記憶體102自處理器101接收預設信號時，寫入驅動裝置在GIO線上驅動邏輯高。此種邏輯高夠強而覆寫由SA閂鎖的感測值。CSL線造成開關1203被啟動，允許寫入驅動裝置將資料驅至SAs上。如此，儲存於BL節點上的電荷切換至邏輯高(儲存於BLB節點上的電荷切換至邏輯低)。然後此等BL及BLB節點上的電荷儲存於所選擇的記憶體胞元，使得所選擇的記憶體胞元被預設。於若干實施例中，CSL啟用時間(亦即CSL驅動裝置1204被驅動而啟動開關1203的時間)係比正常寫入時間更長以確保儲存於記憶體胞元中之資料被預設。
作圖1320為作圖1300的變化例，在於一旦BL及BLB節點上的電壓開始漂移開即開始寫入操作。於若干實施例中，CSL啟用時間與WL啟用時間相同。舉例言之，CSL驅動裝置於WDd致動WLs的實質上相同時間啟動開關1203。於若干實施例中，在WLs被啟動之前但在等化處理關閉之後，CSL驅動裝置啟動開關1203。
圖14例示依據本文揭示之若干實施例用於在一 記憶體區段復置或預設頁面(亦即胞元列)之方法的流程圖1400。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖14之該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。
雖然參考圖14之流程圖中的方塊係以特定順序顯示，但動作順序可經修改。如此，例示實施例可以不同順序進行，及有些動作/方塊可並列進行。依據若干實施例圖14中列舉的方塊及/或操作為選擇性。方塊之編號係為求清晰呈示，而非意圖規定須出現各種方塊的操作順序。此外，自各種流程之操作可以多種組合運用。
於方塊1401，資料接腳(亦即DQ接腳)經設定為邏輯高或邏輯低以預設或復置一列記憶體胞元。於若干實施例中，自處理器101的復置或預設命令使得寫入驅動裝置在GIO線上驅動邏輯低或邏輯高。於一個此種實施例中，資料接腳不設定為邏輯高或邏輯低，使得復置/預設的整個過程係在記憶體102內部處理。
於方塊1402，WL被啟用而耦合該列記憶體胞元到SAs。於若干實施例中，用於復置/預設操作，SAs相對於其正常強度減弱。於方塊1403，CSL驅動裝置1204驅動開關1202用以耦合SAs至寫入驅動裝置。於方塊1404，寫入驅動裝置由復置/預設命令啟用而驅動在資料接腳上設定的邏輯值到耦合的SAs。
於若干實施例中，取決於復置/預設命令，寫入驅動裝置在GIO線上驅動邏輯低或邏輯高而非施加至資料 接腳之值。如此，記憶體可經復置或預設而無資料在資料接腳上移轉。於若干實施例中，當自處理器101接收復置/預設命令時寫入驅動裝置調整為較強。寫入驅動裝置調整為較強的一項理由係覆寫儲存於SAs之值。
圖15例示依據本文揭示之若干實施例用於在一記憶體區段反相得自頁面(亦即胞元列)之資料的架構1500。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖15之該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。
若干實施例允許使用者載明欲互補的一定範圍之記憶體，且一旦給定一命令時允許該記憶體如此進行。於若干實施例中，提出資料反相機制以在輸出緩衝器之前掉換與輸出Data_Bar或Data_True。
於若干實施例中，WL由WDd致動以選擇在陣列/區段1201中的特定一列記憶體胞元。取決於欲反相哪個位元胞元值，與該位元胞元相關聯的SA透過適當CSL驅動裝置而被耦合至本地IO(LIO)線。舉例言之，當CSL驅動裝置1204驅動CSL1關閉該開關，而其它開關1203由其它CSL驅動裝置維持啟動時，SA2耦合至LIO線。於若干實施例中，儲存於耦合至GIO線的LIO線之值回應於資料反相命令而由RD Amp 1501掉換或反相。
於此一實施例中，SA2自記憶體胞元-2感測邏輯高。然後此一感測得的輸出藉可由資料反相信號控制的資料反相電路1501(於若干實施例中，其乃RD Amp的一部分) 掉換為邏輯低。繼續圖15例示之實施例中，SA6自記憶體胞元-6感測邏輯低。然後此一感測得的輸出藉可由資料反相信號控制的資料反相電路1501而掉換為邏輯高。於若干實施例中，於RD Amp的輸出反相電路實現為NAND閘，於該處NAND閘自SA輸出接收一個輸入，另一個輸入指示反相處理的啟動。
圖16例示依據本文揭示之若干實施例用於在一記憶體區段反相得自頁面(亦即胞元列)之資料的高階架構1600。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖16之該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。
於若干實施例中，此項掉換操作係使用既有記憶體內部IO匯流排架構及額外列位址比較電路進行。於若干實施例中，當列位址比較電路檢測得輸入位址與註冊位址(此乃其資料期望被掉換的一列記憶體胞元之位址)間匹配時，處理器101發送一掉換致能信號發送到在輸出緩衝器前方的預閂鎖電路而掉換/反相資料。於若干實施例中，反相資料自記憶體晶片102輸出。
於若干實施例中，架構1600包含記憶體陣列-0 2-202-0、列解碼器109b、感測放大器203-0、行解碼器108a、第一(1st)前置放大器1601、第二(2nd)前置放大器1602(例如，RD Amp)、並列-串列邏輯107a/1603、輸出緩衝器107a/1604、位址輸入緩衝器1605、比較邏輯106/1606、接腳1607、列位址閂鎖1608、及列位址輸入如顯示者一起耦合。
於若干實施例中，掉換信號(與資料反相信號相同)係由2nd前置放大器1602、並列-串列邏輯107a/1603、及/或輸出緩衝器107a/1604接收。於此等實施例中，讀取自SA 203-0及於LIO/LIOb、GIO/GIOb、及/或資料線上提供的資料係在2nd前置放大器1602、並列-串列邏輯107a/1603、及/或輸出緩衝器107a/1604反相。
於若干實施例中，MSR 104設定dinv 104d暫存器指示針對特定列的SA輸出須被反相。於若干實施例中，此一特定列係由設在至列解碼器109b的接腳1607的位址輸入1605選擇。於若干實施例中，特定列位址係由列位址閂鎖1608及比較邏輯1606閂鎖。於若干實施例中，比較邏輯1606包含互斥-OR(XOR)閘。於若干實施例中，比較邏輯1606比較新位址與儲存於列位址閂鎖1608的位址。
於若干實施例中，若比較邏輯1606判定新位址輸入係與列位址(其乃資料欲被反相的列之預設或預定位址)不同，則執行正常讀取操作。於正常讀取操作中，自2nd前置放大器1602、並列-串列邏輯107a/1603、及/或輸出緩衝器107a/1604的輸出回應於掉換信號不被反相。
於若干實施例中，若比較邏輯1606判定新位址輸入係與列位址(其乃資料欲被反相的列之預設或預定位址)相同，則執行資料反相。於此模式中，來自2nd前置放大器1602、並列-串列邏輯107a/1603、及/或輸出緩衝器107a/1604的輸出回應於掉換信號而被反相。於若干實施例中，來自2nd前置放大器1602、並列-串列邏輯107a/1603、及/或輸出 緩衝器107a/1604的輸出中只有一者回應於掉換信號而被反相。雖然圖16-17之實施例係參考資料反相例示，但也可執行其它複雜邏輯功能替代資料反相。
圖17例示依據本文揭示之若干實施例用於在一記憶體區段反相得自頁面(亦即胞元列)之資料的方法之流程圖1700。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖17之該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。
雖然參考圖17之流程圖中的方塊係以特定順序顯示，但動作順序可經修改。如此，例示實施例可以不同順序進行，及有些動作/方塊可並列進行。依據若干實施例圖17中列舉的方塊及/或操作為選擇性。方塊之編號係為求清晰呈示，而非意圖規定須出現各種方塊的操作順序。此外，自各種流程之操作可以多種組合運用。
於方塊1701，其資料欲被反相的一列記憶體胞元係由啟動一特定WL而予選擇。於若干實施例中，此一WL係由設在列解碼器109b的接腳1607的位址輸入1605選擇。得自所選擇胞元列的資料被SA 203-0閂鎖。於方塊1702，然後被SA 203-0閂鎖的資料係由1st前置放大器1601閂鎖。
於方塊1703，CSL中之一者被啟動。於方塊1704，1st前置放大器1601的輸出由2nd前置放大器1602接收。該輸出由2nd前置放大器1602閂鎖。於方塊1705，輸入位址由列位址閂鎖1608閂鎖。於方塊1706，比較邏輯1606比較輸入位址與列位址閂鎖1608中的位址。於若干實施例中，方塊 1701至1704及方塊1705至1706係並列進行。於方塊1707，判定新位址輸入是否等於列位址閂鎖1608中儲存的位址。若判定位址為相同，則處理器前進至方塊1709，否則處理器前進至方塊1708。於方塊1709，進行常規讀取操作。於方塊1708，2nd前置放大器1602的輸出回應於掉換信號而反相。
圖18例示依據若干實施例智慧型裝置或電腦系統或單晶片系統(SoC)具有一設備用於在一記憶體的不同區段內部頁面複製，用於復置記憶體，用於預設記憶體，及/或用於反相自記憶體的資料。指出具有與任何其它圖式之元件不同元件符號(或名稱)的圖18之該等元件可以類似描述之任一種方式操作或發揮功能，但非受此所限。
圖18例示其中可使用平坦表面介面連接器的行動裝置之一實施例的方塊圖。於若干實施例中，計算裝置1800表示行動計算裝置，諸如計算平板、行動電話或智慧型電話、無線致能電子閱讀器、或其它無線行動裝置。須瞭解某些組件係概略顯示，此種裝置的組件並未全部皆顯示於計算裝置1800。
於若干實施例中，計算裝置1800包括一第一處理器1810(例如，101)，根據若干討論之實施例，具有一設備用於在一記憶體的不同區段內部頁面複製，用於復置記憶體，用於預設記憶體，及/或用於反相自記憶體的資料。依據若干實施例，計算裝置1800之其它方塊也包括用於在一記憶體的不同區段內部頁面複製，用於復置記憶體，用於 預設記憶體，及/或用於反相自記憶體的資料的設備。本文揭示之各種實施例也可包含於1870內部的網路介面，諸如無線介面，使得系統實施例可結合入無線裝置內，例如胞狀電話或個人數位助理器。
於若干實施例中，處理器1810(及/或處理器1890)能包括一或多個實體裝置，諸如微處理器、應用程式處理器、微控制器、可規劃邏輯裝置、或其它處理構件。由處理器1810執行的處理操作包括於其上執行應用程式及/或裝置功能的作業平台或作業系統的執行。處理操作包括使用人或其它裝置輸入/輸出(I/O)相關操作、電源管理相關操作、及/或計算裝置1800連結到另一裝置相關操作。處理操作也可包括音訊I/O及/或顯示I/O相關操作。
於若干實施例中，計算裝置1800包括音訊子系統1820，其表示與提供音訊功能給計算裝置相關聯的硬體(例如，音訊硬體及音訊電路)及軟體(例如，驅動裝置、編解碼器)組件。音訊功能可包括揚聲器及/或耳機輸出，以及麥克風輸入。用於此等功能的裝置可整合入計算裝置1800，或連結到計算裝置1800。於一個實施例中，一使用者藉由提供音訊命令其由處理器1810接收及處理而與計算裝置1800互動。
於若干實施例中，計算裝置1800包括顯示子系統1830。顯示子系統1830表示提供視覺及/或觸覺顯示給使用者來與計算裝置1800互動的硬體(例如，顯示裝置)及軟體(例如，驅動裝置)組件。顯示子系統1830包括顯示介面1832， 其包括用以提供顯示給使用者的特定螢幕或硬體裝置。於一個實施例中，顯示介面1832包括與處理器1810分開的邏輯用以執行與顯示器相關的至少若干處理。於一個實施例中，顯示子系統1830包括提供輸出及輸入給使用者的觸控螢幕(或觸控板)。
於若干實施例中，計算裝置1800包括I/O控制器1840。I/O控制器1840表示與使用者互動相關的硬體裝置及軟體組件。I/O控制器1840可操作以管理硬體，其為音訊子系統1820及/或顯示子系統1830的一部分。此外，I/O控制器1840例示連接到計算裝置1800的額外裝置的連接點，經此使用者可與系統互動。舉例言之，能附接到計算裝置1800的裝置可包括麥克風裝置、揚聲器或立體聲系統、視訊系統或其它顯示裝置、鍵盤或數字小鍵盤裝置、或配合特定應用程式使用的其它I/O裝置，諸如卡片讀取器或其它裝置。
如前述，I/O控制器1840能與音訊子系統1820及/或顯示子系統1830互動。舉例言之，透過麥克風或其它音訊裝置輸入能給計算裝置1800的一或多個應用程式或功能提供輸入或命令。此外，替代或除外顯示輸出，可提供音訊輸出。於另一個實施例中，若顯示子系統1830包括觸控螢幕，則顯示裝置也作為輸入裝置，其可至少部分由I/O控制器1840管理。在計算裝置1800上也可有額外按鈕或開關以提供由I/O控制器1840管理的I/O功能。
於若干實施例中，I/O控制器1840管理裝置，諸 如加速度計、相機、光感測器或其它環境感測器、或能涵括於計算裝置1800中的其它硬體。輸入可以是直接使用者互動部分，以及提供環境輸入給系統用以影響其操作(諸如過濾雜訊，調整用於亮度檢測的顯示器，給相機施加閃光燈，或其它特徵)。
於若干實施例中，計算裝置1800包括電源管理1850，其管理電池的電力利用、電池的充電、及節電操作之相關特徵。記憶體子系統1860包括用來儲存資訊於計算裝置1800的記憶體裝置。於若干實施例中，記憶體子系統1800依據若干實施例具有一設備用於在一記憶體的不同區段內部頁面複製，用於復置記憶體，用於預設記憶體，及/或用於反相自記憶體的資料。於若干實施例中，記憶體子系統1800為DRAM具有一設備用於在一記憶體的不同區段內部頁面複製，用於復置記憶體，用於預設記憶體，及/或用於反相自記憶體的資料。
記憶體可包括非依電性(若記憶體裝置的電力中斷狀態不變)及/或依電性(若記憶體裝置的電力中斷狀態不確定)記憶體裝置。記憶體子系統1860能儲存應用程式資料、使用者資料、音樂、照片、文件、或其它資料，以及與計算裝置1800之應用程式及功能的執行相關的系統資料(無論長期或暫時)。
實施例之元件也提供作為用於儲存電腦可執行指令(例如，實現此處討論之任何其它處理的指令)的機器可讀取媒體(例如，記憶體1860)。機器可讀取媒體(例如，記 憶體1860)可包括，但非限制性，快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、PCM、或適合用於儲存電子指令或電腦可執行指令的其它類型機器可讀取媒體。舉例言之，本文揭示之實施例可下載為電腦程式(例如，BIOS)其可透過通信鏈路(例如，數據機或網路連結)藉由資料信號而自遠端電腦(例如，伺服器)移轉給請求電腦(例如，客端)。
於若干實施例中，計算裝置1800包含連接性1870。連接性1870包括硬體裝置(例如，無線及/或有線連接器及通信硬體)及軟體組件(例如，驅動裝置、協定堆疊)以使得計算裝置1800能與外部裝置通信。計算裝置1800可以是分開裝置，諸如其它計算裝置、無線存取點或站台，以及周邊裝置諸如頭戴式裝置、列印器、或其它裝置。
連接性1870可包括多個不同類型的連接性。籠統言之，計算裝置1800係以胞狀連接性1872及無線連接性1874例示。胞狀連接性1872通常係指由無線載波提供的胞狀網路連接性，諸如透過全球行動通信系統(GSM)或變化或衍生、劃碼多向接取(CDMA)或變化或衍生、分時多工(TDM)或變化或衍生、或其它胞狀服務標準提供者。無線連接性(或無線介面)1874係指非胞狀無線連接性，及可包括個人區域網路(諸如藍牙、近場等)、區域網路(諸如Wi-Fi)及/或廣域網路(諸如WiMax)或其它無線通信。
於若干實施例中，計算裝置1800包含周邊連結1880。周邊連結1880包括硬體介面及連接器，以及從事周 邊連結的軟體組件(例如，驅動裝置、協定堆疊)。須瞭解計算裝置1800可以是其它計算裝置的周邊裝置(「至」1882)，以及有周邊裝置(「自」1884)連結其上。計算裝置1800常見有個「停靠」連接器用以連結到其它計算裝置用於諸如管理(例如，下載及/或上傳、改變、同步)計算裝置1800上的內容之目的。此外，停靠連接器允許計算裝置1800連結至某些周邊裝置，其許可計算裝置1800控制內容輸出例如到影音或其它系統。
除了專屬停靠連接器或其它專屬連接硬體之外，計算裝置1800能透過常用的或標準的連接器做周邊連結1880。常見類型能包括通用串列匯流排(USB)連接器(其可包括多種不同硬體介面中之任一者)、顯示埠包括迷你顯示埠(MDP)、高畫質多媒體介面(HDMI)、火線(Firewire)或其它類型。
說明書中述及「一實施例」、「一個實施例」、「若干實施例」、或「其它實施例」表示連結該等實施例描述之一特定特性件、結構或特性係含括於本發明之至少若干實施例，但非必要全部實施例。「一實施例」、「一個實施例」、或「若干實施例」之各處出現並不必要全部皆係指相同實施例。若說明書中陳述「可」、「可能」、或「能夠」含括一組件、特性件、結構、或特性，則並非必要含括該特定組件、特性件、結構、或特性。若說明書或申請專利範圍中述及「一」或「一個」元件，則並不表示只有一個元件。
若說明書或申請專利範圍中述及「一個額外」元件，則並 不排除有多於一個額外元件。
又復，特定特徵、結構、功能、或特性可以任一種合宜方式組合於一或多個實施例。舉例言之，只要與兩個實施例相關聯的特定特徵、結構、功能、或特性不會彼此互斥，則第一實施例可與第二實施例組合。
雖然已經連結其特定實施例描述本文揭示，但鑑於前文描述熟諳技藝人士顯然易知此等實施例的許多替代、修改及變化。本文揭示之實施例意圖涵蓋落入於隨附之申請專利範圍的廣義範圍內之全部此等替代、修改及變化。
此外，為求例示及討論之簡明，眾所周知的電力/接地連結至積體電路(IC)晶片及其它組件可能或可不顯示，俾便不遮掩本文揭示。又，配置可以方塊圖顯示以免遮掩了本文揭示，及也鑑於下述事實，有關此等方塊圖配置之實施的特定細節與其中欲實施本文揭示的平台有高度相依性(亦即此等特定細節落入於熟諳技藝人士之技巧範圍內)。當陳述特定細節(例如，電路)以描述本文揭示之具體實施例，但熟諳技藝人士顯然易知本文揭示可無或有此等特定細節之變化實施。因此詳細說明部分須視為例示性而非限制性。
下列實例係有關於進一步實施例。實例中之特定細節可用於一或多個實施例中它處。此處描述的設備之全部選擇性特徵也可就方法或處理程序實施。
舉例言之，一設備其包含：具有相關聯的來源感測放大器的一來源陣列之記憶體胞元；具有相關聯的目的 地感測放大器的一目的地陣列之記憶體胞元；及啟用一來源字線WL之邏輯用以選擇在該來源陣列內部之一列記憶體胞元使得於該被選擇的記憶體胞元列中之資料由該相關聯的來源感測放大器閂鎖，其中啟用一目的地WL之邏輯用以選擇在該目的地陣列內部之一列記憶體胞元使得於該被選擇的記憶體胞元列中之資料由該等相關聯的目的地感測放大器閂鎖，及其中該等來源及目的地陣列之記憶體胞元係落入於同一排組的一記憶體內部。
於若干實施例中，該設備包含一或多個開關用以將讀取自該等來源感測放大器之輸出耦合至該等目的地感測放大器。於若干實施例中，該設備包含：一讀取放大器用以從至少一個來源感測放大器接收輸出；及一寫入驅動裝置用以將資料寫入至少一個目的地感測放大器，其中該等一或多個開關中之至少一個開關係耦合至該讀取放大器之一輸出及耦合至該寫入驅動裝置之一輸入。於若干實施例中，該等一或多個開關係可由一處理器發出的一頁面複製命令控制。於若干實施例中，該處理器包含一模式選擇暫存器(MSR)具有針對該頁面複製命令之一分錄。於若干實施例中，該處理器係可操作以在該讀取放大器閂鎖來自該至少一個來源感測放大器的該輸出之後啟用該寫入驅動裝置。
於若干實施例中，該處理器係可操作以在啟用該寫入驅動裝置之前停用該讀取放大器。於若干實施例中，該處理器係可操作以相對於該至少一個目的地感測放大器 之強度調整該至少一個來源感測放大器的該強度。於若干實施例中，該至少一個來源感測放大器具有n-型上拉裝置及p-型下拉裝置。於若干實施例中，該至少一個來源感測放大器具有可調整強度p-型上拉及n-型下拉裝置。
於另一個實施例中，提出一種方法其包含：藉由啟動一來源字線(WL)，選擇於一來源陣列內部之一列記憶體胞元；將自記憶體胞元之該經選擇列的資料閂鎖入與該來源陣列相關聯的來源感測放大器；使得讀取放大器閂鎖該等來源感測放大器之輸出；及啟動一或多個開關用以將該等讀取放大器之輸出耦合至寫入驅動裝置的輸入。於若干實施例中，該方法包含在該等讀取放大器已經閂鎖該等來源感測放大器之該輸出之後停用該等讀取放大器。
於若干實施例中，該方法包含啟用該等寫入驅動裝置用以將自該等讀取放大器之該已閂鎖輸出驅動至與一目的地陣列相關聯之目的地感測放大器。於若干實施例中，該方法包含藉該等目的地感測放大器閂鎖資料，該經閂鎖的資料為自該等讀取放大器之該已閂鎖輸出。於若干實施例中，該方法包含藉由啟動一目的地WL用以將自該等目的地感測放大器的該已閂鎖資料複製至於該目的地陣列中之記憶體胞元之該經選擇列而選擇於該目的地陣列中之一列記憶體胞元。於若干實施例中，該方法在藉該等目的地感測放大器閂鎖資料之前相對於該等目的地感測放大器弱化該等來源感測放大器之強度。
於另一個實施例中，提出一系統其包含：一處理 器具有一記憶體控制器；及耦合至該處理器的一動態隨機存取記憶體(DRAM)，該DRAM具有記憶體排組，其中至少一個排組包括：具有相關聯的來源感測放大器的一來源陣列之記憶體胞元；及具有相關聯的目的地感測放大器的一目的地陣列之記憶體胞元，其中該處理器之該記憶體控制器具有用以啟用一來源字線(WL)之邏輯用以選擇在該來源陣列內部之一列記憶體胞元使得於該被選擇的記憶體胞元列中之資料由該相關聯的來源感測放大器閂鎖，其中該邏輯係可操作以啟用一目的地WL之該邏輯用以選擇在該目的地陣列內部之一列記憶體胞元使得於該被選擇的記憶體胞元列中之資料由該等相關聯的目的地感測放大器閂鎖；及一無線介面用以允許該處理器與另一裝置通信。於若干實施例中，該DRAM包括依據前述設備之一設備。於若干實施例中，該無線介面包括一天線。
於另一個實施例中，提出一方法其包含：設定資料接腳為邏輯高或邏輯低用以預設或復置於一記憶體排組的一陣列中的一列記憶體胞元；啟動一WL以將該列記憶體胞元耦合至與該陣列相關聯的感測放大器；啟動行選擇線用以將該等感測放大器耦合至寫入驅動裝置；及使得該等寫入驅動裝置能回應於一命令而驅動設定在該等資料接腳上的邏輯值至經耦合的感測放大器。於若干實施例中，使得該等寫入驅動裝置能驅動邏輯值包含提高該等寫入驅動裝置之驅動強度。於若干實施例中，啟動該等行選擇線係在啟動該WL之前而在關閉等化之後進行。
於若干實施例中，啟動該等行選擇線係在啟動該WL之實質上同時進行。於若干實施例中，該命令為由在一處理器的一模式選擇暫存器中之一分錄設定的一頁面復置或頁面預設命令。於若干實施例中，啟用該等寫入驅動裝置包含驅動該等寫入驅動裝置歷經比正常寫入操作時間更長的時間。
於另一個實施例中，提出一設備其包含：於一記憶體排組的一陣列中的一列記憶體胞元；資料接腳用以接收邏輯高或邏輯低用以預設或復置該列記憶體胞元；一字線驅動裝置其係可操作以將該列記憶體胞元耦合至與該陣列相關聯的感測放大器；行選擇線用以耦合該等感測放大器至寫入驅動裝置；及寫入驅動裝置可操作以回應於一命令將在該等資料接腳上設定的邏輯值驅動至該等經耦合的感測放大器。
於若干實施例中，該等寫入驅動裝置可操作以提高該等寫入驅動裝置之驅動強度。於若干實施例中，邏輯用以在啟動WL之前啟動該等行選擇線。於若干實施例中，邏輯用以在啟動WL之同時啟動該等行選擇線。於若干實施例中，該命令為由一處理器的一模式選擇暫存器中之一分錄設定的一頁面復置命令或一頁面預設命令。於若干實施例中，該處理器係可操作以驅動該等寫入驅動裝置歷經比正常寫入操作時間更長的時間。
於另一個實施例中，提出一設備其包含：用於設定資料接腳為邏輯高或邏輯低用以預設或復置於一記憶體 排組的一陣列中的一列記憶體胞元之構件；用於啟動一WL以將該列記憶體胞元耦合至與該陣列相關聯的感測放大器之構件；用於啟動行選擇線用以將該等感測放大器耦合至寫入驅動裝置之構件；及用於使得該等寫入驅動裝置能回應於一命令而驅動設定在該等資料接腳上的邏輯值至經耦合的感測放大器之構件。
於另一個實施例中，提出一設備其包含：用於使得該等寫入驅動裝置能驅動邏輯值包含提高該等寫入驅動裝置之驅動強度之構件。於若干實施例中，該設備包含用於啟動該等行選擇線之構件啟動該等行選擇線係在啟動該WL之前而在關閉等化之後進行。於若干實施例中，用於啟動該等行選擇線之構件啟動該等行選擇線係在啟動該WL之實質上同時進行。於若干實施例中，該命令為由在一處理器的一模式選擇暫存器中之一分錄設定的一頁面復置或頁面預設命令。於若干實施例中，用於啟用該等寫入驅動裝置之構件包含驅動該等寫入驅動裝置歷經比正常寫入操作時間更長的時間。
於另一個實施例中，提出一方法其包含：藉由啟動一WL而選擇於一記憶體排組的一陣列中的一列記憶體胞元；閂鎖自該列記憶體胞元之資料於與該陣列相關聯的第一前置放大器；藉第二前置放大器閂鎖該等第一前置放大器中之一者的至少一個輸出；及回應於一命令而反相該第二前置放大器之輸出。於若干實施例中，該方法包含啟動一行選擇線用以提供自該等第一前置放大器中之一者的 該至少一個輸出給該等第二前置放大器。於若干實施例中，該方法包含將一輸入位址閂鎖至一列位址閂鎖。
於若干實施例中，該方法包含比較該輸入位址與儲存於該列位址閂鎖中之位址。於若干實施例中，該方法包含判定該輸入位址是否為與儲存於該列位址閂鎖中之位址相同。於若干實施例中，該方法包含若判定該輸入位址係與儲存於該列位址閂鎖中之位址不同則進行規則讀取操作。於若干實施例中，該方法包含若判定該輸入位址係與儲存於該列位址閂鎖中之位址相同，則回應於該命令反相該等第二前置放大器之輸出。於若干實施例中，該命令為由於一處理器的一模式選擇暫存器中的一分錄設定的一反相命令。
於另一個實施例中，提出一設備其包含：用於啟動一WL而選擇於一記憶體排組的一陣列中的一列記憶體胞元之構件；用於閂鎖自該列記憶體胞元之資料於與該陣列相關聯的第一前置放大器之構件；用於藉第二前置放大器閂鎖該等第一前置放大器中之一者的至少一個輸出之構件；及用於回應於一命令而反相該第二前置放大器之輸出之構件。
於若干實施例中，該設備包含用於啟動一行選擇線用以提供自該等第一前置放大器中之一者的該至少一個輸出給該等第二前置放大器之構件。於若干實施例中，該設備包含用於將一輸入位址閂鎖至一列位址閂鎖之構件。於若干實施例中，包含比較該輸入位址與儲存於該列位址 閂鎖中之位址。於若干實施例中，該設備包含用於判定該輸入位址是否為與儲存於該列位址閂鎖中之位址相同之構件。
於若干實施例中，該設備包含用於若判定該輸入位址係與儲存於該列位址閂鎖中之位址不同則進行規則讀取操作之構件。於若干實施例中，該設備包含用於若判定該輸入位址係與儲存於該列位址閂鎖中之位址相同，則回應於該命令反相該等第二前置放大器之輸出之構件。於若干實施例中，該命令為由於一處理器的一模式選擇暫存器中的一分錄設定的一反相命令。
提出摘要說明部分其允許讀者確定技術的本質與主旨。遞交摘要說明部分須瞭解其將不用於限制申請專利範圍各項之範圍或意義。後文申請專利範圍爰引於此並融入詳細說明部分，申請專利範圍各項本身表示單一實施例。

Claims (20)

  1. 一種電子設備，其包含：具有相關聯的來源感測放大器之記憶體胞元的一來源陣列；具有相關聯的目的地感測放大器之記憶體胞元的一目的地陣列；及邏輯組件，其用以啟動一來源字線(WL)以選擇於該來源陣列內之一列記憶體胞元，使得於該來源陣列內經選擇的該列記憶體胞元中之資料係由該等相關聯的來源感測放大器所閂鎖，其中該邏輯組件係用以啟動一目的地WL以選擇於該目的地陣列內之一列記憶體胞元，使得於該目的地陣列內經選擇的該列記憶體胞元中之資料係由該等相關聯的目的地感測放大器所閂鎖，且其中該等來源及目的地陣列之記憶體胞元係在一記憶體的同一排組內；一或多個開關，其用以將讀取自該等來源感測放大器之輸出耦合至該等目的地感測放大器；以及一讀取放大器，其具有經由該等一或多個開關中的至少一者而耦合至一寫入驅動器的一輸入之一輸出，其中至少一個來源感測放大器包含可調整強度n-型上拉及p-型下拉裝置。
  2. 如請求項1之設備，其中該寫入驅動器係用以將資料寫入到至少一個目的地感測放大器。
  3. 如請求項1之設備，其中該一或多個開關係可由一處理器發出的一頁面複製命令所控制。
  4. 如請求項3之設備，其中該處理器包括一模式選擇暫存器(MSR)，其具有用於該頁面複製命令之一分錄。
  5. 如請求項3之設備，其中該處理器係可操作以在該讀取放大器閂鎖來自該至少一個來源感測放大器的該輸出之後啟用該寫入驅動器。
  6. 如請求項3之設備，其中該處理器係可操作以在啟用該寫入驅動器之前停用該讀取放大器。
  7. 如請求項3之設備，其中該處理器係可操作以相對於至少一個目的地感測放大器之強度而調整該至少一個來源感測放大器的強度。
  8. 如請求項1之設備，其包含用於在藉該等目的地感測放大器閂鎖資料之前，相對於該等目的地感測放大器而弱化該等來源感測放大器之強度的電路。
  9. 如請求項1之設備，其包含用以在該讀取放大器閂鎖該等來源感測放大器的該輸出之後停用該讀取放大器的邏輯組件。
  10. 如請求項1之設備，其包含用以啟用該寫入驅動器以將從該讀取放大器所閂鎖之輸出驅動至與該目的地陣列相關聯之該等目的地感測放大器的邏輯組件。
  11. 如請求項1之設備，其中該目的地感測放大器係用以閂鎖來自該讀取放大器的該輸出之資料。
  12. 一種用以進行記憶體操作之方法，其包含： 藉由啟動一來源字線(WL)，選擇於一來源陣列內之一列記憶體胞元；將來自經選擇之該列記憶體胞元的資料閂鎖至與該來源陣列相關聯的來源感測放大器中；啟用讀取放大器以閂鎖該等來源感測放大器之輸出；打開一或多個開關以將該等讀取放大器之輸出耦合至寫入驅動器的輸入；以及在藉該等目的地感測放大器閂鎖資料之前相對於目的地感測放大器而弱化該等來源感測放大器之強度，其中至少一來源感測放大器包含可調整強度n-型上拉及p-型下拉裝置。
  13. 如請求項12之方法，其包含在該等讀取放大器已經閂鎖該等來源感測放大器之該輸出之後停用該等讀取放大器。
  14. 如請求項13之方法，其包含啟用該等寫入驅動器以將來自該等讀取放大器之該已閂鎖輸出驅動至與一目的地陣列相關聯之該等目的地感測放大器。
  15. 如請求項14之方法，其包含藉該等目的地感測放大器閂鎖資料，該經閂鎖的資料為來自該等讀取放大器之該已閂鎖輸出。
  16. 如請求項15之方法，其包含藉由啟動一目的地WL來選擇於該目的地陣列內之一列記憶體胞元，以將來自該等目的地感測放大器的該已閂鎖資料複製至於該目的地 陣列中之經選擇之該列記憶體胞元。
  17. 一種運算系統，其包含：一處理器，其具有一記憶體控制器；及耦合至該處理器的一動態隨機存取記憶體(DRAM)，該DRAM具有記憶體排組，其中至少一個排組包括：具有相關聯的來源感測放大器之記憶體胞元的一來源陣列；及具有相關聯的目的地感測放大器之記憶體胞元的一目的地陣列，其中該處理器之該記憶體控制器具有邏輯組件，其用以啟動一來源字線(WL)以選擇於該來源陣列內之一列記憶體胞元，使得於該來源陣列內經選擇的該列記憶體胞元中之資料係由該等相關聯的來源感測放大器所閂鎖，其中該邏輯組件係可操作以啟動一目的地WL以選擇於該目的地陣列內之一列記憶體胞元，使得於該目的地陣列內經選擇的該列記憶體胞元中之資料係由該等相關聯的目的地感測放大器所閂鎖；及其中至少一個來源感測放大器包含：可調整強度n-型上拉及p-型下拉裝置；一或多個開關，其用以將讀取自該等來源感測放大器之輸出耦合至該等目的地感測放大器；及一讀取放大器，其具有經由該等一或多個開關 中的至少一者而耦合至一寫入驅動器的一輸入之一輸出；以及一無線介面，其用以允許該處理器與另一裝置通信。
  18. 如請求項17之系統，其中該該寫入驅動器係用以將資料寫入到至少一個目的地感測放大器。
  19. 如請求項17之系統，其中該無線介面包括一天線。
  20. 如請求項17之系統，其中該記憶體控制器包括：一模式選擇暫存器(MSR)，其具有用於一頁面複製命令之一分錄。
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