KR100234714B1 - 페이지 카피 모드를 갖는 디램 - Google Patents

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Abstract

본 발명은 페이지 카피 모드를 갖는 DRAM에 관한 것으로, 프리디코더의 출력신호를 디코딩하는 로우 디코더와, 그 로우 디코더의 출력신호를 입력받아 워드라인을 구동하는 워드라인 구동부와, 상기 프리디코더의 출력신호를 페이지 카피 신호에 따라 래치하는 블록 디코딩 신호 래치부와, 그 블록 디코딩 신호 래치부의 출력신호를 디코딩하는 블록 디코더와, 그 블록 디코더의 출력신호를 입력받아 센스앰프 인에이블 신호 및 센스앰프 이퀄라이즈신호를 센스앰프 구동부로 출력하는 센스앰프 콘트롤러를 포함한다. 본 발명은 페이지 카피 모드를 수행하여 특정의 데이터를 칩외부로 출력하지 않고 공유의 비트라인을 거쳐 여러 워드라인에 라이트할 수 있다.

Description

페이지 카피 모드를 갖는 디램
본 발명은 디램(이하, DRAM)에 관한 것으로, 특히 엑세스된 데이터를 DRAM 칩외부로 출력하지 않고 공유의 비트라인을 통하여 메모리 페이지 단위로 메모리에 라이트(Write)하는 페이지 카피(page copy) 모드를 수행할 수 있는 페이지 카피 모드를 갖는 디램에 관한 것이다.
일반적인 DRAM의 메모리 및 센스앰프 부분은 도1에 도시된 바와 같이, 센스앰프 인에이블 신호(SN),(SPB) 및 센스앰프 이퀄라이즈(equalize)신호(SAEQ)를 입력받는 센스앰프 구동부(10)와, 그 센스앰프 구동부(10)에 의해 구동되고 각 쌍의 비트라인(BL0－BLm),(BL0b－BLmb)과 연결된 센스앰프(11－14)와, 비트라인 이퀄라이즈 신호(BLEQ) 및 프리챠지(precharge)신호(VBLP)에 따라 비트라인(BL0－BLm),(BL0b－BLmb)을 전원전압(Vcc)의 절반에 해당하는 레벨로 프리챠지시키는 프리챠지부(15－18)와, 워드라인(WL0－WLn) 및 상기 비트라인(BL0－BLm),(BL0b－BLmb)과 연결된 복수개의 셀(19a),(19b)를 포함하는 메모리(19)로 구성된다.
상기 메모리(19)는 비트라인(BL0－BLm) 또는 비트라인(BL0b－BLmb)의 한쪽에만 셀(19a),(19b)이 형성되는 폴디드(folded) 형태이다.
상기 센스앰프 구동부(10)는 센스앰프 인에이블 신호(SPB)를 입력받는 게이트, 전원전압(Vcc)를 입력받는 소스, 그리고 센스앰프(11－14)를 거쳐 신호선(SPC)와 연결된 드레인을 갖는 PMOS 트랜지스터(10a)와, 그 PMOS 트랜지스터(10a)의 드레인과 연결된 드레인, 센스앰프 이퀄라이즈신호(SAEQ)를 입력받는 게이트, 그리고 센스앰프(11－14)를 거쳐 신호선(SNCB)과 연결된 소스를 갖는 NMOS 트랜지스터(10b)와 , 그 NMOS 트랜지스터(10b)의 소스와 연결된 드레인, 센스앰프 인에이블신호(SN)과 연결된 게이트, 그리고 접지전원(Vss)과 연결된 소스를 갖는 NMOS 트랜지스터(10c)로 구성된다.
상기 센스앰프(11)는 신호선(SPC)과 각각 연결된 소스, 비트라인(BL0－BLm), (BL0b－BLmb)과 연결된 게이트를 갖는 PMOS 트랜지스터(11a), (11b)와, 신호선(SNCB)과 각각 연결된 소스, 비트라인(BL0－BLm), (BL0b－BLmb)과 연결된 게이트를 갖는 NMOS 트랜지스터(11c), (11d)를 포함하고, 다른 센스앰프(12－14)는 상기 센스앰프(11)와 동일하게 구성된다.
상기 프리챠지부(15－18)는 비트라인(BL0－BLm), (BL0b－BLmb)과 각각 연결된 드레인 및 소스, 그리고 비트라인 이퀄라이즈 신호(BLEQ)와 연결된 게이트를 갖는 NMOS 트랜지스터(15a), (15b), (15c)를 포함하고, 다른 프리챠지부(16－18)는 상기 프리챠지부(15)와 동일하게 구성된다.
이와 같이 구성된 메모리 및 센스앰프 부분을 구동하기 위한 장치는 도2에 도시된 바와 같이, 로우 어드레스 스트로브(row address strobe) 신호(/RAS)에 따라 복수의 어드레스 신호 비트들(Ai), (Aj)을 멀티플랙싱하는 어드레스 멀티플랙서(20)와, 그 어드레스 멀티플랙서(20)의 출력신호를 상기 로우 어드레스 스트로브 신호(/RAS)에 따라 리세트시키는 로우 어드레스 리세트부(21)와, 그 로우 어드레스 리세트부(21)의 출력신호를 디코딩하는 프리디코더(predecoder)(22)와, 그 프리디코더(22)의 출력신호를 디코딩하는 로우 디코더(23)와, 그 로우 디코더(23)의 출력신호를 입력받아 워드라인(WL0－WLn)을 구동하는 워드라인 구동부(24)와, 상기 프리디코더(22)의 출력신호를 디코딩하는 블록 디코더(25)와, 그 블록 디코더(25)의 출력신호를 입력받아 센스앰프 인에이블 신호(SN), (SPB) 및 센스앰프 이퀄라이즈신호(SAEQ)를 도1의 센스앰프 구동부(10)에 인가하는 센스앰프 콘트롤러(26)로 구성된다.
상기 어드레스 멀티플랙서(20)는 로우 어드레스 스트로브 신호(/RAS)를 반전시키는 인버터(20a)와, 그 인버터(20a) 및 로우 어드레스 스트로브 신호(/RAS)에 따라 어드레스 신호 비트(Ai)를 스위칭하는 전송게이트(22b)와, 그 전송게이트(22b)의 출력신호를 래치하는 인버터(20c), (20d)와, 상기 로우 어드레스 스트로브 신호(/RAS)에 따라 어드레스 신호 비트(Aj)를 스위칭하는 전송게이트(22e)와, 그 전송게이트(22e)의 출력신호를 래치하는 인버터(20f), (20g)를 포함한다.
상기 로우 어드레스 리세트부(21)는 로우 어드레스 스트로브 신호(/RAS)와 상기 어드레스 멀티프랙서(20)를 각각 노아링하는 복수개의 노아게이트(21a－21d)를 포함한다.
상기 프리디코더(22)는 도3에 도시된 바와 같이, 상기 로우 어드레스 리세트부(21)의 출력신호를 각각 앤딩하는 앤트게이트(22a－22d)와, 그 앤드게이트(22a－22d)와 연결된 인버터(22e－h)로 구성된다.
상기와 같이 구성된 일반적인 DRAM의 동작을 첨부된 도면을 참조하여 간단히 설명하면 다음과 같다.
도4a와 같은 로우 어드레스 스트로브 신호(/RAS)가 로우레벨로 천이되면 도4b와 같은 어드레스 신호가 어드레스 멀티플랙서(20)에 입력되고, 그 어드레스 멀티플랙서(20)를 통과한 로우 어드레스는 로우 어드레스 리세트부(21)를 거쳐 프리디코더(22)에 인가되며, 로우 어드레스 스트로브 신호(/RAS)가 하이레벨일 때 로우 어드레스 리세트부(21)에 의해 리세트된다.
프리디코더(22)는 입력된 로우 어드레스를 디코딩하여 로우 디코더(23) 및 블록디코더(25)로 출력한다. 이에 따라, 워드라인 구동부(24)는 로우 어드레스에 해당되는 워드라인(WLi)에 하이레벨의 신호가 실리고 어드레스 신호에 해당되는 비트라인이 선택된다.
이때, 센스 앰프 콘트롤러(26)는 소정레벨의 센스앰프 인에이블 신호(SN), (SPB) 및 센스앰프 이퀄라이즈신호(SAEQ)를 출력하여 센스앰프 구동부(10)를 동작시키고 이에 따라 메모리(19)의 해당 셀의 데이터가 판독된다. 그 후, 로우 어드레스 스트로브 신호(/RAS)가 로우레벨로 천이되어 워드라인(WLi)의 신호가 로우레벨로 천이된다. 그리고, 비트라인(BL0－BLm), (BL0b－BLmb)은 프리챠지신호(VBLP)에 의하여 전원전압(Vcc)의 반에 해당하는 전위로 프리챠지된다.
로우 어드레스 스트로브 신호(/RAS)가 다시 로우레벨로 천이되면, 또다른 어드레스 신호가 입력되고 상기와 같은 과정에 따라 그 새로운 어드레스 신호에 해당되는 워드라인(Wj)이 구동된다.
이와 같이 일반적인 DRAM에서는 어드레스가 바뀔 때마다 항상 비트라인(BL0－BLm),(BL0b－BLmb)이 프리챠지되어, 다음 어드레스의 데이터가 이전 어드레스의 데이터와 혼합되지 않도록 한다.
그러나, 상기와 같은 종래의 DRAM은 어드레스가 바뀔 때마다 항상 비트라인(BL0－BLm),(BL0b－BLmb)을 프리챠지하기 때문에, 이전 어드레스에 해당되고 센스앰프에 저장된 데이터를 공유의 비트라인을 통하여 다른 어드레스의 메모리 셀에 라이트(write)할 수 없어 페이지 카피 모드를 수행할 수 없다.
상기와 같은 종래의 단점을 해결하기 위하여, 본 발명은 일반적인 DRAM에 간단한 제어신호 및 회로를 추가하므로써, 기존의 비트라인 프리챠지 과정을 생략(skip)하여 페이지 카피 모드를 수행할 수 있도록 한 페이지 카피 모드를 갖는 DRAM을 제공한다.
상기 목적을 달성하기 위한 본 발명은 로우 어드레스 스트로브 신호에 따라 복수의 어드레스 신호 비트들을 멀티플랙싱하는 어드레스 멀티플랙서와, 그 어드레스 멀티플랙서의 출력신호를 상기 로우 어드레스 스트로브 신호에 따라 리세트시키는 로우 어드레스 리세트부와, 그 로우 어드레스 리세트부의 출력신호를 디코딩하는 프리디코더와, 그 프리디코더의 출력신호를 디코딩하는 로우 디코더와, 그 로우 디코더의 출력신호를 입력받아 워드라인을 구동하는 워드라인 구동부와, 상기 프리디코더의 출력신호를 페이지 카피 신호에 따라 래치하는 블록 디코딩 신호 래치부와, 그 블록 디코딩 신호 래치부의 출력신호를 디코딩하는 블록 디코더와, 그 블록 디코더의 출력신호를 입력받아 센스앰프 인에이블 신호 및 센스앰프 이퀄라이즈신호를 센스앰프 구동부로 출력하는 센스앰프 콘트롤러로 구성됨을 특징으로 한다.
제1도는 일반적인 디램의 메모리 및 센스앰프 부분의 구성도.
제2도는 제1도의 장치를 구동하기 위한 장치의 블록도.
제3도는 제1도의 프리디코더의 상세 회로도.
제4도는 제1 및 제2도의 장치의 동작에 관한 타이밍도.
4a도는 로우 어드레스 스트로브 신호의 파형도.
4b도는 어드레스 신호의 파형도.
4c 및 4d도는 워드라인에 인가되는 신호의 파형도.
4e도는 비트라인에 실리는 데이터 신호의 파형도.
제5도는 본 발명에 따른 페이지 카피 모드를 갖는 디램의 구성도.
제6도는 제4도의 장치의 동작에 관한 타이밍도.
6a도는 로우 어드레스 스트로브 신호의 파형도.
6b도는 어드레스 신호의 파형도.
6c 및 6d도는 워드라인에 인가되는 신호의 파형도.
6e도는 페이지 카피 신호의 파형도.
6f도는 비트라인에 실리는 데이터 신호의 파형도.
제7도는 발명에 사용되는 페이지 카피 신호의 생성에 관한 타이밍도.
7a도는 로우 어드레스 스트로브 신호의 파형도.
7b도는 칼럼 어드레스 신호의 파형도.
4c도는 라이트 인에이블 신호의 파형도.
4d도는 페이지 카피 신호의 파형도.
〈도면의 주요부분에 대한 부호의 설명〉
30 : 어드레스 멀티플랙서 31 : 로우 어드레스 리세트부
32 : 프리디코더 33 : 로우디코더
34 : 워드라인 구동부 35 : 블록 디코딩 신호 래치부
36 : 블록디코더 37 : 센스앰프 콘트롤러
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 페이지 카피 모드를 갖는 DRAM은 도5에 도시된 바와 같이, 로우 어드레스 스트로브 신호(/RAS)에 따라 복수의 어드레스 신호 비트들 (Ai), (Aj)을 멀티플랙싱하는 어드레스 멀티플랙서(30)와, 그 어드레스 멀티플랙서(30)의 출력신호를 상기 로우 어드레스 스트로브 신호(/RAS)에 따라 리세트시키는 로우 어드레스 리세트부(31)와, 그 로우 어드레스 리세트부(31)의 출력신호를 디코딩하는 프리디코더(32)와, 그 프리디코더(32)의 출력신호를 디코딩하는 로우 디코더(33)와, 그 로우 디코더(33)의 출력신호를 입력받아 워드라인(WL0－WLn)을 구동하는 워드라인 구동부(34)와, 상기 프리디코더(32)의 출력신호를 페이지 카피 신호(PAGE_CP)에 따라 래치하는 블록 디코딩 신호 래치부(35)와, 그 블록 디코딩 신호 래치부(35)의 출력신호를 디코딩하는 블록 디코더(36)와, 그 블록 디코더(36)의 출력신호를 입력받아 센스앰프 인에이블 신호(SN), (SPB) 및 센스앰프 이퀄라이즈신호(SAEQ)를 출력하는 센스앰프 콘트롤러(36)로 구성된다.
상기 블록 디코딩 신호 래치부(35)는 페이지 카피 신호(PAGE_CP)를 반전시키는 인버터(35a)와, 그 인버터(35a)의 출력신호 및 페이지 카피 신호(PAGE_CP)에 따라 상기 프리디코더(32)의 출력신호를 스위칭하는 전송게이트(35b)와, 그 전송게이트(35b)의 출력신호를 반전시키는 인버터(35c)와, 그 인버터(35c)의 출력신호를 반전시켜 상기 인버터(35c)로 출력하는 인버터(35d)와, 상기 인버터(35c)의 출력신호를 반전시키는 인버터(35e)로 구성된다.
상기 전송게이트(35b)는 상기 인버터(35a)의 출력신호를 NMOS 트랜지스터의 게이트로 입력받고, 상기 페이지 카피 신호(PAGE_CP)를 PMOS 트랜지스터의 게이트로 입력받는다.
이와 같이 구성된 본 발명의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도6a와 같은 로우 어드레스 스트로브 신호(/RAS)가 로우레벨로 천이되면 도4b와 같은 어드레스 신호에 의하여 소정의 워드라인(WLi)이 도5의 (C)와 같이 구동된다. 또한, 프리디코더(32)의 출력신호가 도6e와 같은 로우레벨의 페이지 카피 신호(PAGE_CP)의 제어에 따라 블록 디코딩 신호 래치부(35)에 의해 래치된다. 이에 따라 센스앰프 콘트롤러(37)는 로우레벨의 센스앰프 인에이블 신호(SPB)와 하이레벨의 센스앰프 인에이블 신호(SN)와 로우레벨의 센스앰프 이퀄라이즈신호(SAEQ)를 출력하여 해당 센스앰프를 동작시키고, 그 해당 센스앰프는 비트라인에 실린 데이터를 센싱하게 된다.
그 후, 로우 어드레스 스트로브 신호(/RAS)가 하이레벨로 천이되면, 로우 어드레스 리세트부(31)는 로우 어드레스를 리세트시키고 이에 따라 프리디코더(32)의 출력신호도 리세트되며 결과적으로 워드라인(WLi)의 신호는 하이레벨에서 로우레벨로 천이된다. 여기서, 페이지 카피 신호(PAGE_CP)는 로우 어드레스 스트로브 신호(/RAS)가 로우레벨에서 하이레벨로 천이되기 전에 하이레벨로 천이된다. 그러므로, 프리디코더(32)의 출력신호가 리세트되기 이전에 블록 디코딩 신호 래치부(35)의 전송게이트(35b)가 턴오프되어, 프리디코더(32)의 출력신호가 리세트되기 이전의 신호를 래치하게 된다. 결과적으로, 도 6f와 같이, 비트라인의 데이터 신호는 로우레벨로 천이되지 않고 즉, 비트라인은 프리챠지되지 않고 이전에 센싱된 데이터 신호가 실려있게 된다.
로우 어드레스 스트로브 신호(/RAS)가 하이레벨에서 로우레벨로 다시 천이되면, 새로운 어드레스 신호가 입력되어 도6d와 같은 새로운 어드레스에 해당하는 워드라인(WLj)이 구동된다. 이때, 페이지 카피 신호(PAGE_CP)는 하이레벨로 유지되므로 블록 디코딩 신호 래치부(35)의 전송게이트(35b)가 턴오프 상태로 유지되어, 워드라인(WLi)이 구동될 때 센싱된 데이터가 공유의 비트라인을 거쳐 워드라인(WLj)과 연결된 셀에 라이트된다. 즉, 워드라인(WLi)의 페이지가 워드라인(WLj)과 연결되 셀로 카피되게 된다.
페이지 카피 신호(PAGE_CP)가 여러 번 로우 어드레스 스트로브 신호(/RAS)의 주기동안 계속 하이레벨로 유지되고 새롭게 선택되는 워드라인이 동일한 메모리블록과 연결되어 있다면, 최초에 센싱된 셀의 데이터가 그 선택되는 워드라인마다 카피될 수 있다.
이와 같이 동일한 데이터가 여러 워드라인에 라이트되어 동작은 DRAM 테스트시에 유용하게 활용될 수 있다.
만약, 로우 어드레스 스트로브 신호(/RAS)가 하이레벨인 동안 페이지 카피 신호(PAGE_CP)가 로우레벨로 천이되면, 블록 디코딩 신호 래치부(35)의 전송게이트(35b)가 턴온되고 이에 따라 로우 어드레스의 리세트 신호를 통과시키므로, 정상적으로 비트라인이 프리챠지될 수 있다.
한편, 페이지 카피 신호(PAGE_CP)는 본딩 패드(bonding pad) 또는 WCBR( WEB, CASB Before RASB) 모드에 의하여 만들어진다.
즉, 도7를 참조하면, 페이지 카피 신호(PAGE_CP)는 도7b와 같은 칼럼 어드레스 스트로브 신호(/RAS), 도7c와 같은 라이트 인에이블 신호(/WE)가 각각 로우레벨인 상태에서, 도7a와 같은 로우 어드레스 스트로브 신호(/RAS)가 하이레벨에서 로우레벨로 천이될 경우 세트된다. 또한 페이지 카피 신호(PAGE_CP)는 상기와 같은 WCBR모드에서 다시 리세트된다.
본 발명은 페이지 카피 신호(PAGE_CP)를 사용하여 임의의 워드라인에 의해 구동되는 모든 셀의 데이터인 페이지 단위의 데이터를 공유의 비트라인을 통하여 다른 워드라인과 연결된 셀에 라이트할 수 있으므로, DRAM 테스트시에 유용하게 활용될 수 있다. 또한, 본 발명은 특정의 데이터를 칩외부로 출력하지 않고 메모리에 라이트할 수 있으므로, DRAM을 보다 빠르게 테스트할 수 있고, 전원의 소모를 줄일 수 있다.

Claims (4)

  1. 로우 어드레스 스트로브 신호에 따라 복수의 어드레스 신호 비트들을 멀티플랙싱하는 어드레스 멀티플랙서와, 그 어드레스 멀티플랙서의 출력신호를 상기 로우 어드레스 스트로브 신호에 따라 리세트시키는 로우 어드레스 리세트부와, 그 로우 어드레스 리세트부의 출력신호를 디코딩하는 프리디코더와, 그 프리디코더의 출력신호를 디코딩하는 로우 디코더와, 그 로우 디코더의 출력신호를 입력받아 워드라인을 구동하는 워드라인 구동부와, 상기 프리디코더의 출력신호를 페이지 카피 신호에 따라 래치하는 블록 디코딩 신호 래치부와, 그 블록 디코딩 신호 래치부의 출력신호를 디코딩하는 블록 디코더와, 그 블록 디코더의 출력신호를 입력받아 센스앰프 인에이블 신호 및 센스앰프 이퀄라이즈신호를 센스앰프 구동부로 출력하는 센스앰프 콘트롤러로 구성되는 페이지 카피 모드를 갖는 디램.
  2. 제1항에 있어서, 상기 블록 디코딩 신호 래치부는 페이지 카피 신호를 반전시키는 제 1 인버터(35a)와, 그 제 1 인버터(35a)의 출력신호 및 페이지 카피 신호에 따라 상기 프리디코더의 출력신호를 스위칭하는 전송게이트와, 그 전송게이트의 출력신호를 반전시키는 제 2 인버터(35c)와 그 제 2 인버터(35c)의 출력신호를 반전시켜 상기 제 2 인버터(35c)로 출력하는 제 3 인버터(35d)와, 상기 제 2 인버터(35c)의 출력신호를 반전시키는 제 4 인버터(35e)로 구성되는 페이지 카피 모드를 갖는 디램.
  3. 제2항에 있어서, 상기 전송게이트는 상기 제 1 인버터(35a)의 출력신호를 NMOS 트랜지스터의 게이트로 입력받고, 상기 페이지 카피 신호를 PMOS 트랜지스터의 게이트로 입력받는 것을 특징으로 하는 페이지 카피 모드를 갖는 디램.
  4. 제1항에 있어서, 상기 페이지 카피 신호는 본딩 패드 또는 WCBR 모드에 의하여 생성되는 것을 특징으로 하는 페이지 카피 모드를 갖는 디램.
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