KR19980018612A - 반도체 기억 회로 - Google Patents

반도체 기억 회로 Download PDF

Info

Publication number
KR19980018612A
KR19980018612A KR1019970038357A KR19970038357A KR19980018612A KR 19980018612 A KR19980018612 A KR 19980018612A KR 1019970038357 A KR1019970038357 A KR 1019970038357A KR 19970038357 A KR19970038357 A KR 19970038357A KR 19980018612 A KR19980018612 A KR 19980018612A
Authority
KR
South Korea
Prior art keywords
sense amplifier
bank
amplifier activation
activation signal
signal
Prior art date
Application number
KR1019970038357A
Other languages
English (en)
Other versions
KR100275610B1 (ko
Inventor
미나리 아라이
Original Assignee
가네코 히사시
닛폰 덴키주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네코 히사시, 닛폰 덴키주식회사 filed Critical 가네코 히사시
Publication of KR19980018612A publication Critical patent/KR19980018612A/ko
Application granted granted Critical
Publication of KR100275610B1 publication Critical patent/KR100275610B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

반도체 기억회로에 있어서, 다른 워드선을 선택하였을 때의 데이터의 판독을 고속으로 행한다.
복수의 뱅크로 구성된 DRAM에 있어서, 센스 앰플리파이어 활성화 신호 접속 제어회로(200)는 각 뱅크에서 독립적으로 동작하는 센스 앰플리파이어 활성화 신호(07, 08, 107, 108)를 뱅크간에 접속하고 있다. 센스 동작시에 제어되고, 이것에 의해서, 활성화 상태에 있는 비선택 뱅크의 센스 앰플리파이어 활성화 신호 접속 제어회로의 제어신호는 선택된 뱅크의 메모리셀 데이터의 센스 앰플리파이어 활성화 신호로부터 선택 뱅크측에 센스 앰플리파이어 활성화 신호에의 전하 공급을 제어하여, 센스 동작을 고속으로 행한다.

Description

반도체 기억 회로
본 발명은 복수의 뱅크로 구성된 다이나믹 랜덤 액세스 메모리(이하 DRAM이라고 부른다)에 관하여, 특히, 뱅크간에 있어서의 센스 앰플리파이어 활성화 신호의 접속 제어 회로에 관한 것이다.
일반적으로, 복수의 뱅크로 구성된 DRAM에 있어서, 메모리셀의 데이터 판독시에는 선택된 뱅크에 대해서는 통상의 DRAM의 동작과 동일하고, 한편, 비선택 뱅크는 이 비선택 뱅크가 선택되었을 때에 선택된 워드선상의 메모리셀의 데이터를 비트선에 취출된 센스 앰플리파이어가 활성화된 상태(활성화 상태)를 유지하고 있다.
여기에서, 도 6에 복수 뱅크로 구성된 DRAM으로서 2뱅크 구성이 DRAM의 메모리 셀 주변부의 일례를 도시한다.
도 6을 참조하여, 도시한 DRAM은 뱅크(0 및 1)를 구비하고 있고, 뱅크(0)는 복수의 메모리 셀(00 내지 03), 센스 앰플리파이(05 및 06), 센스 앰플리파이어(05 및 06)에 활성화 신호를 주는 센스 앰플리파이어 드라이버(03 및 04), 로우 디코더(11 내지 13) 및 칼럼·디코더(14)를 갖고 있다.
마찬가지로, 뱅크(1)는 복수의 메모리 셀(100 내지 102), 센스 앰플리파이어(105 및 06), 센스 앰플리파이어(105 및 106)에 활성화 신호를 주는 센스 앰플리 파이어 드라이버(103 및 104), 로우·디코더(111 내지 113), 및 칼럼·디코더(114)를 구비하고 있다.
여기에서, 도 7도 참조하여, 현재, 뱅크(0)를 선택 뱅크, 뱅크(1)를 비선택 뱅크로 하면, 선택된 뱅크(0)에 있어서의 메모리 셀의 데이터 판독시에는 로우 어드레스 스트로브(RASB)의 활성화에 의해서 들어간 로우 어드레스가 로우·디코더(11, 12, 13)로 디코드되며, 이것에 의해서, 워드선이 선택된다. 센스 앰플리파이어(05, 06)의 활성화에 의해서, 선택된 워드선상의 메모리 셀의 데이타가 비트선상에 취출되어 판독 가능 상태로 된 후, 칼럼 어드레스 스트로브(CASB)의 활성화에 의해서 들어간 칼럼·어드레스가 칼럼·디코더(14)에서 디코드된다. 이것에 의해서, 비트선이 선택되고, 데이터의 판독이 행해진다.
전 워드선과 다른 워드선상의 메모리 셀의 데이터를 판독할 때에는 로우 어드레스 스트로브(RASB)를 비활성화하고, 센스 앰플리파이어를 비활성화 상태로서 동작이 안정된 후, 로우 어드레스 스토르브(RASB)를 활성화한다. 그리고, 전어드레스와 다른 소요의 어드레스를 넣고, 전워드선과 다른 소소의 워드선을 선택하다. 그후, 재차 센스 앰플리파이어(05 및 06)를 화성화하는 재 센스 동작을 행하고, 이 것에 의해 전 워드선과 다른 워드선상의 메모리 셀의 데이터가 판독된다.
한편, 비선택 뱅크(1)에 있어서는 뱅크(1)가 선택되어 있 을 때에 선택된 워드선상의 메모리 셀의 데이터를 비트선에 취출된 센스 앰플리파이어(105, 106)가 활성화된 상태를 유지하고 있고, 선택되어 있는 뱅크에 있어서 다른 워드를 선택하려고 하여, 재센스 동작을 행한 경우에 있어서도, 전센스 앰플리파이어(105, 06)가 활성화된 상태를 유지하고 있다.
상술한 바와 같이, 복수의 뱅크로 구성된 DRAM에 있어서, 선택된 뱅크의 데이터의 판독시에는 뱅크 구성을 갖지 않은 DRAM과 마찬가지로 판독이 행해진 결과, 다른 워드선을 선택하려고 하였을 때, 상술한 바와 같이, 재센스 동작을 필요로 한다. 이 때문에, 동일 워드선상의 데이터를 판독하는 동작이 센스 완료상태에 있기 때문에, 고속으로 행해지는데 반해, 다른 워드선을 선택하고자 하면, 데이터 판독이 고속화할 될수 없다고 하는 문제점이 있다.
본 발명의 목적은 다른 워드선이 선택되었을 때에도 고속으로 데이터의 판독을 행할 수 있는 DRAM을 제공하는 것에 있다.
[과제를 해결하기위한 수단]
본 발명에 의하면, 데이터를 기억하는 메모리 셀과, 해당 메모리 셀에 접속 되어 상기 데이터의 입출력을 제어하는 로우 어드레스 스트로브에 따라서 선택되는 워드선 및 상기 워드선에 의해 선택된 상기 메모리 셀의 데이터를 감지하는 센스 앰플리파이어를 갖는 뱅크를 다수 구비하는 반도체 기억회로에 있어서, 상기 센스 앰플리파이어는 제1 및 제2 센스 앰플리파이어 활성화신호에 따라서 활성화되고, 상기 뱅크 중 하나가 선택 뱅크로 되고, 나머지가 비선택 뱅크로 되어 해당 비선택 뱅크는 비활성일 때에는 기준레벨로 유지되어 있고, 상기 선택된 뱅크에 있어서 상기 센스 앰플리파어를 구동할 때 상기 로우 어드레스 스트로브에 따라서 상기 비선택 뱅크중 어느 하나로부터 상기 제1 및 상기 제2 센스 앰플라이어 활성화 신호를 각각 제1 및 제2 공급센스 앰플라이어 활성화 신호로서 상기 선택뱅크의 상기 센스 앰플리파이어에 공급하는 제어수단을 갖는 것을 특징으로 하는 반도체 기억회로를 얻게 된다.
도 1은 본 발명에 의한 반도체 기억회로의 일례를 도시한 블럭도.
도 2는 도 1에 도시된 반도체 기억의회로의 동작을 설명하기 위한 파형도.
도 3은 도 1에 도시된 센스 앰플리파이어 활성화 신호 접속 제어회로의 일례를 도시한 회로도.
도 4는 도 1에 도시된 센스 앰플리파이어 활성화 신호 접속 제어회로의 다른 예의 회로도.
도 5는 센스 앰플리파이어 활성화 신호 접속 제어신호(CSA) 발생회로의 일례를 도시한 도면.
도 6은 종래의 반도체 기억회로를 도시한 블럭도.
도 7은 도 6에 도시된 반도체 기억회로의 동작을 설명하기 위한 파형도.
*도면의 주요 부분에 대한 부호의 설명*
00, 01, 02 : 메모리셀
03, 04 : 센스 앰플리파이어 드라이버
05, 06, 105, 106 : 센스 앰플리파이어
07, 09 : 센스 앰플리파이어 활성화 신호 SAP
08, 10 : 센스 앰플리파이어 활성화 신호 SAN
11, 12, 13 : 로우·디코더14 : 칼럼. 디코더
100, 101, 102 : 메모리셀
103, 104 : 센스 앰플리파이어 드라이버
107, 109 : 센스 앰플리파이어 활성화 신호 SAP
108, 110 : 센스 앰플리파이어 활성화 신호 SAN
111, 112, 113 : 로우·디코더114 : 칼럼·디코더
116 : 워드선
200, 201 : 센스 앰플리파이어 활성화 신호 접속 제어회로
300, 301 : 지연회로302 : 2입력 NAND 소자
303, 304 : 인버터소자
TrNO, TrN1, TrN3 : 센스 앰플리파이어활성화 신호 접속 제어용 N채널형 MOS 트랜지스터
TrP0, TrP1, TrP3 : 센스 앰플리파이어활성화 신호 접속 제어용 P 채널형 MOS 트랜지스터
TrN2 : 전하 공급용 N채널형 MOS 트랜지스터
TrP2 : 전하 공급용 P채널형 MOS 트랜지스터
이하 본 발명에 대하여 도면을 참조하여 설명한다.
도 1을 참조하여, 복수 뱅크로 구성된 DRAM으로서 2뱅크 구성 DRAM에 대하여 설명한다. 도 1에 있어서, 도 6에 도시된 DRAM과 동일한 구성 요소에 대하여 동일한 참조번호에 붙인다. 도시의 DRAM은 뱅크(0) 및 뱅크(1)을 구비하고 있고, 뱅크(0)복수의 메모리 셀(00 내지 02), 센스 앰플리파이어(05, 06), 센스 앰플리파이어(05, 06)에 활성화 신호를 주는 센스 앰플리파이어 드라이버(03, 04), 로우·디코더(11 내지 13) 및 칼럼·디코더(14)를 갖고 있다.
마찬가지로, 뱅크(1)는 복수의 메모리 셀(100 내지 102), 센스 앰플리파이어(105, 106), 센스 앰플리파이어(105, 106)에 활성화신호를 주는 센스 앰플리파이어 드라이버(108, 104), 로우·디코더(111 내지 113) 및 칼럼·디코더(114)를 갖고 있다. 또한, 도시의 DRAM에는 뱅크(0)의 센스 앰플리파이어 활성화 신호와 뱅크(1)의 센스 앰플리파이어 활성화 신호의 접속을 제어하는 센스 앰플리파이어 활성화 신호 접속 제어회로(200, 201)가 구비되어 있다.
도 2도 참조하여, 데이터 판독시에 있어서는 로우. 어드레스 스트로브(RASB)의 활성화에 의해서 넣어진 로우·어드레스가 선택된 뱅크의 로우·디코더에 의해 디코드되고, 워드선이 선택된다. 그리고, 선택된 뱅크의 센스 앰플리파이어 드라이버에 의해 센스 앰플리파이어 활성화 신호가 출력되어, 비트선상에 데이터가 취출되고, 판독 가능상태로 된다.
상기의 센스 앰플리파이어 활성화시에, 센스 앰플리파이어 활성화 신호 접속 제어신호(CSA)가 H 레벨로 되어, 이미, 활성화된 상태에 있는 비선택 뱅크의 센스 앰플리파이어 활성화 신호와 선택된 뱅크의 센스 앰플리파이어 활성화 신호가 접속되고, 비선택 뱅크의 센스 앰플리파이어 활성화 신호 및 비선택 뱅크의 센스 앰플리파이어 드라이버로부터 선택 뱅크의 센스 앰플리파이어 활성화 신호에 전하의 공급이 행해진다. 이 결과, 센스 앰플리파이어 활성화 신호 접속 제어회로가 없는 경우에 비해, 센스 앰플리파이어의 활성화가 빠르게 행해진다.
이어서, 칼럼 어드레스 스트로브(CASB)의 활성화에 의해서 들어간 칼럼·어드레스를 선택된 뱅크의 칼럼·디코더에 의해서 디코드한다. 이것에 의해서, 비트선이 선택되어 데이터의 판독이 행해진다.
한편, 비선택 뱅크에 있어서는 비선택 뱅크가 선택되어 있 을 때에 선택한 워드선상의 데이터가 비트선상에 취출된 상태, 즉, 센스 앰플라이어가 활성화된 상태에 있다.
이하, 도 1에 도시된 센스 앰플리파이어 활성화 신호 접속제어 회로의 구체예를 도면을 참조하여 설명한다.
도 3을 참조하여, 도시의 센스 앰플리파이어 활성화 신호접속 제어회로는 N 채널형 MOS 트랜지스터 TrNO 및 P채널형MOS 트랜지스터 TrPO를 구비하고 있고, N채널형 MOS 트랜지스터 TrNO의 게이트에는 센스 앰플리파이어 활성화시에 H로 되는 제어신호 CSA가 입력되어 있고, 또한, N채널형 MOS 트랜지스터 TrNO의 소스 및 드레인이 뱅크(0)의 센스 앰플리파이어 활성화 신호 SAN 및 뱅크(1)의 센스 앰플리파이어 활성화 신호 SAN에 접속되어 있다.
P채널형 MOS 트랜지스터 TrPO의 게이트에는 센스 앰플리파이어 활성시에 L로 되는 제어신호 CSA바(CSA의 부정치)가 입력되어 있고, 또한 P채널형 MOS 트랜지스터 TrPO의 소스 및 드레인이 뱅크(0)의 센스 앰플리파이어 활성화 신호 SAP 및 뱅크(1)의 센스 앰플리파이어 활성화신호 SAP에 접속되어 있다.
도시의 센스 앰플리파이어 활성화 신호 접속 제어회로는 센스 앰플리파이어의 활생화시에 입력되는 원쇼트의 H 신호 또는 선택된 뱅크가 센스 앰플리파이어 활성화 상태에 있는 동안 H 상태에 있는 신호 CSA 및 CSA의 부정치인 CSA 바에 의해, 선택된 뱅크의 센스 앰플리파이어 활성화 시에 선택된 뱅크 및 비선택 뱅크의 센스 앰플리파이어 활성화 신호 SAN, SAP가 MOS 트랜지스터 TrNO 및 TrPO를 통해 접속된 상태로 된다. 이 때, 이미, 활성화 상태에 있는 비선택 뱅크의 센스 앰플리파이어 활성화 신호 SAN 및 SAP에 의해 전하가 공급되기 때문에, 선택된 뱅크의 센스 앰플리파이어 활성화 동작이 빠르게 행해지게 된다.
또, 센스 앰플리파이어 활성화 시에 센스 앰플리파이어 활성화 신호 접속 제어회로에 입력되는 CSA의 파형이 원쇼트인 경우에 대하여 도 2에 도시한다.
다음에, 도 4를 참조하여, 센스 앰플리파이어 활성화 신호접속 제어 회로의 다른 예에 대하여 설명한다.
도시의 센스 앰플리파이어 활성화 신호 접속 제어회로는 N채널형 MOS 트랜지스터인 TrN1 내지 TrN3과 P채널형 MOS 트랜지스터 TrP1 내지 TrP3를 구비하고 있다.
N채널형 MOS 트랜지스터 TrN1의 게이트에는 센스 앰플리파이어 활성시에 H로 되는 제어신호 CSA가 입력되어 있고, 또한, MOS 트랜지스터 TrN1의 소스 및 드레인의 한쪽이 뱅크(0)의 센스 앰플리파이어 활성화 신호 SAN에 접속되고, 다른쪽이 MOS 트랜지스터 TrN3의 소스 및 드레인의 어느쪽인가 한쪽에 접속되어 있다.
N채널형 MOS 트랜지스터 TrN3의 게이트에는 센스 앰플리파이어 활성 시에 H로 되는 제어신호 CSA가 입력되어 있고, 또한, MOS 트랜지스터 TrN3의 소스 및 드레인의 한쪽이 뱅크(1)의 센스 앰플리파이어 활성화 신호 SAN에 접속되고, 다른쪽이 MOS 트랜지스터 TrN1의 소스 및 드레인의 어느쪽인가 한쪽에 접속되어 있다.
N채널형 MOS 트랜지스터 TrN2의 게이트에는 센스 앰플리파이어 활성 시에 H로 되는 제어신호 CSA가 입력되어 있고, MOS 트랜지스터 TrN2의 드레인은 MOS 트랜지스터 TrN1 및 TrN3이 접속되어 있는 접점 A에 접속되어 있다. 그리고, 이어서, MOS 트랜지스터 TrN2의 소스는 접지레벨의 GND에 접속되어 있다.
P채널형 MOS 트랜지스터 TrP1의 게이트에는 센스 앰플리파이어 활성 시에 L로 되는 제어신호 CSA 바(CSA의 부정치)가 입력되어 있고, 또한, MOS 트랜지스터 TrP1의 소스 및 드레인의 한쪽이 뱅크(0)의 센스 앰플리파이어 활성화 신호 SAP에 접속되고, 다른쪽이 P채널형 MOS 트랜지스터 TrP3의 소스 및 드레인의 어느쪽인가 한쪽에 접속되어 있다.
P채널형 MOS 트랜지스터 TrP3의 게이트에는 센스 앰플리파이어 활성 시에 L로 되는 제어신호 CSA 바(CSA의 부정치)가 입력되어 있고, 또한, MOS 트랜지스터 TrP3의 소스 및 드레인의 한쪽이 뱅크(1)의 센스 앰플리파이어 활성화 신호 SAP에 접속되고, 다른쪽이 MOS 트랜지스터 TrP1의 소스 및 드레인의 어느쪽인가 한쪽에 접속되어 있다.
P채널형 MOS 트랜지스터 TrP2의 게이트에는 센스 앰플리파이어 활성 시에 L로 되는 제어신호 CSA 바(CSA의 부정치)가 입력되어 있고, MOS 트랜지스터 TrP2의 드레인은 MOS 트랜지스터 TrP1 및 TrP3이 접속되어 있는 B에 접속되어 있다. 그리고, MOS 트랜지스터 TrP2의 소스는 전원 레벨 Vcc 접속되어 있다.
도시의 센스 앰플리파이어 활성화 신호 접속 제어회로에서는 센스 앰플리파이어의 활성화 시에 입력되는 원쇼트의 H 신호 또는 선택된 뱅크가 센스 앰플리 파이어 활성화 상태에 있는 동안 H 상태에 있는 신호 CSA 및 CSA의 부정치인 CSA바에 의해서, 선택된 뱅크의 센스 앰플리파이어 활성화시에, 선택된 뱅크 및 비선택 뱅크의 센스 앰플리파이어 활성화 신호 SAN, SAP가 MOS 트랜지스터 TrN1, TrN3 및 MOS 트랜지스터 TrP1, TrN3 을 통해 접속된 상태로 된다. 이 때, 이미, 활성화 상태에 있는 비선택 뱅크의 센스 앰플리파이어 활성화 신호 SAM 및 SAP에 의해서 전하가 공급됨과 동시에 센스 앰플리파이어 활성화 시에 원쇼트의 H 신호 혹은 선택된 뱅크가 센스 앰플리파이어 활성화상태에 있는 동안 H 상태에 있는 신호 CSA 및 CSA의 부정치인 CSA 바에 의해서, ON 상태에 있는 MOS 트랜지스터 TrN2 및 TrP2에서도 전하가 공급된다. 이 결과, 선택된 뱅크의 센스 앰플리파이어 활성화 동작이 빠르게 행해진다.
센스 앰플리파이어 활성화 신호 접속 제어신호(CSA)를 원쇼트발생시킬 때에는 예를 들면, 도 5에 도시된 회로가 이용된다. 도시의 발생회로의 지연회로(300, 301), NAND 소자(302), 인버터 소자(303, 304)를 구비하고 있고, 지연회로(300)에는 로우 어드레스 스트로브(RASB)가 입력신호로서 주어진다.
지연회로(300)의 출력신호는 지연회로(301) 및 인버터소자(303)에 주어지고, 지연회로(301)의 출력신호와 인버터 소자(303)의 출력신호와 2 입력 NAND 소자(302)에 주어진다. 그리고, 2입력NAND 소자(302)의 출력신호는 인버터 소자(304)에 주어진다. 이것에 의해서, 인버터 소자(304)로부터 센스 앰플리파이어 활성화 신호 접속 제어신호 CSA가 출력된다.
이상 설명한 것과 같이, 본 발명에서는 선택된 뱅크의 센스 앰플리파이어 활성화 신호와 비선택 뱅크의 센스 앰플리파이어 활성화 신호를 센스 앰플리파이어 활성화 신호 접속 제어회로를 사용하여 접속하도록 하였기 때문에, 재감시 동작시, 이미, 활성화 상태에 있는 비선택 뱅크의 센스 앰플리파이어 활성화 신호를 선택된 뱅크의 센스 앰플리파이어 활성화 신호를 통해 센스 앰플리파이어의 활성화에 사용할 수 있다. 이 결과, 감지 동작이 고속화되는 효과가 있다.

Claims (5)

  1. 데이터를 기억하는 메모리 셀과,
    상기 메모리 셀에 접속되어 상기 데이터의 입출력을 제어하는 로우 어드레스 스트로브에 따라서 선택되는 워드선 및 상기 워드선에 의해 선택된 메모리 셀의 데이터를 감지하는 센스 앰플리파이어를 구비하는 뱅크를 다수 구비하는 반도체 기억 회로에 있어서,
    상기 센스 앰플리파이어는 제1 및 제2 센스 앰플리파이어 활성화 신호에 따라 활성화되고, 상기 뱅크의 하나가 선택 뱅크로 되며, 나머지가 비선택 뱅크로 되어 해당 비선택 뱅크는 비활성일 때에는 기준 레벨로 유지되고, 상기 선택 뱅크에 있어서 센스 앰플리파이어를 구동할 때, 로우 어드레스 스트로브에 따라서 비선택 뱅크의 어느 하나로부터 상기 제1 및 제2 센스 앰플리파이어 활성화 신호를 각각 제1 및 제2 공급 센스 앰플리파이어 활성화 신호로서 선택 뱅크의 센스 앰플리파이어에 공급하는 제어수단을 구비하는 것을 특징으로 하는 반도체 기억 회로.
  2. 제1 항에 있어서, 상기 제1 공급 센스 앰플리파이어 활성화 신호는 하이 레벨로 활성화되어 있고, 상기 제2 공급 센스 앰플리파이어 활성화 신호는 로우 레벨로 활성화되어 있는 것을 특징으로 하는 반도체 기억회로.
  3. 제2 항에 있어서, 상기 제어수단은 상기 로우 어드레스 스트로브에 근거하여 생성되는 접속 제어 신호에 따라서 온되는 상기 제1 공급 센스 앰플리파이어 활성화 신호를 상기 선택 뱅크의 센스 앰플리파이어로 공급하는 제1 접속부와,
    상기 접속 제어 신호에 따라서 온되어 제2 공급 센스 앰플리파이어 활성화 신호를 상기 선택 뱅크의 센스 앰플리파이어로 공급하는 제2 접속부를 구비하는 것을 특징으로 하는 반도체 기억 회로.
  4. 제 3 항에 있어서, 상기 제1 접속부는 N 채널형 트랜지스터를 구비하며, 상기 제2 접속부는 P 채널형 트랜지스터이고, 상기 N 채널형 트랜지스터에는 접속 제어 신호로서 하이 레벨 신호가 주어지고, 상기 P 채널형 트랜지스터에는 접속 제어 신호로서 로우 레벨 신호가 주어지도록 한 것을 특징으로 하는 반도체 기억 회로.
  5. 제3 항에 있어서, 상기 제1 접속부는 제1 내지 제3 P 채널형 트랜지스터를 구비하고, 상기 제1 및 상기 제3 P 채널형 트랜지스터는 그 소스 또는 드레인이 제 1 접속점에서 상호 접속되어 있고, 상기 제1 내지 제3 P 채널형 트랜지스터에는 상기 접속 제어 신호로서 그 게이트에 로우 레벨 신호가 주어지며, 상기 제1 및 제3 P 채널형 트랜지스터가 온하였을 때 상기 제1 공급 센스 앰플리파이어 활성화 신호가 비선택 뱅크의 상기 센스 앰플리파이어로 공급되며, 상기 제 2 P 채널형 트랜지스터가 온하였을 때 전원 전압이 상기 제1 접속점에 가해지고 있고, 상기 제2 접속부는 제1 내지 제3 N 채널형 트랜지스터를 구비하여,
    상기 제1 및 제3 N 채널형 트랜지스터는 그 소스 또는 드레인이 제2 접속점에서 상호 접속되어 있으며, 상기 제1 내지 제3 N 채널형 트랜지스터에는 접속 제어 신호로서 그 게이트에 하이 레벨 신호가 주어지며,
    상기 제 1 및 제3 N 채널형 트랜지스터가 온하였을 때 상기 제2 공급 센스 앰플리파이어 활성화 신호가 상기 비선택 뱅크의 센스 앰플리파이어로 공급되며,
    상기 제2 N 채널형 트랜지스터가 온하였을 때 상기 제2 접속점이 접지되도록 한 것을 특징으로 하는 반도체 기억 회로.
KR1019970038357A 1996-08-09 1997-08-09 반도체 기억 회로(Dynamic random access memory of a plurality of banks exhibiting high speed activation operation of sense amplifier) KR100275610B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-211018 1996-08-09
JP8211018A JP2927344B2 (ja) 1996-08-09 1996-08-09 半導体記憶回路

Publications (2)

Publication Number Publication Date
KR19980018612A true KR19980018612A (ko) 1998-06-05
KR100275610B1 KR100275610B1 (ko) 2000-12-15

Family

ID=16598994

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970038357A KR100275610B1 (ko) 1996-08-09 1997-08-09 반도체 기억 회로(Dynamic random access memory of a plurality of banks exhibiting high speed activation operation of sense amplifier)

Country Status (4)

Country Link
US (1) US5852584A (ko)
JP (1) JP2927344B2 (ko)
KR (1) KR100275610B1 (ko)
TW (1) TW343337B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11195766A (ja) * 1997-10-31 1999-07-21 Mitsubishi Electric Corp 半導体集積回路装置
KR100272612B1 (ko) * 1998-08-18 2000-12-01 김영환 센스 앰프 드라이버 제어 방법
JP2001155483A (ja) * 1999-11-30 2001-06-08 Mitsubishi Electric Corp 半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2742719B2 (ja) * 1990-02-16 1998-04-22 三菱電機株式会社 半導体記憶装置
JPH06267275A (ja) * 1993-03-10 1994-09-22 Fujitsu Ltd センスアンプ制御回路及びセンスアンプ制御方法
KR100230230B1 (ko) * 1993-12-24 1999-11-15 윤종용 메모리 어드레싱 방법 및 장치
US5506810A (en) * 1994-08-16 1996-04-09 Cirrus Logic, Inc. Dual bank memory and systems using the same
US5473566A (en) * 1994-09-12 1995-12-05 Cirrus Logic, Inc. Memory architecture and devices, systems and methods utilizing the same
JP3135795B2 (ja) * 1994-09-22 2001-02-19 東芝マイクロエレクトロニクス株式会社 ダイナミック型メモリ
US5671188A (en) * 1996-06-26 1997-09-23 Alliance Semiconductor Corporation Random access memory having selective intra-bank fast activation of sense amplifiers

Also Published As

Publication number Publication date
JPH1055675A (ja) 1998-02-24
TW343337B (en) 1998-10-21
JP2927344B2 (ja) 1999-07-28
US5852584A (en) 1998-12-22
KR100275610B1 (ko) 2000-12-15

Similar Documents

Publication Publication Date Title
US5724291A (en) Semiconductor memory device with reduced chip area
US5764562A (en) Semiconductor memory device
KR20010030349A (ko) 비트 라인 전압에 독립적으로 오프셋 전압을 발생시킬 수있는 반도체 메모리 장치
KR940004654A (ko) 다이나믹 메모리 장치
KR930006730A (ko) 저 전력소비의 단순화된 메모리셀 회로를 포함하는 스테틱랜덤 액세스 메모리 장치
US5323345A (en) Semiconductor memory device having read/write circuitry
US5930196A (en) Multi-bank memory device with compensation for line loading
US5886944A (en) Memory device having page copy mode
KR100407564B1 (ko) 반도체 메모리 장치의 서브-워드 라인 구동 회로
US5835419A (en) Semiconductor memory device with clamping circuit for preventing malfunction
US20040090854A1 (en) Apparatus for and method of controlling AIVC through block selection information in semiconductor memory device
KR19980018612A (ko) 반도체 기억 회로
KR940018975A (ko) 반도체 메모리
JP3284036B2 (ja) 半導体集積回路装置
KR930018584A (ko) 워드선(Word line)구동회로와 이를 이용한 반도체 기억장치
US5886933A (en) Boost voltage generator for controlling a memory cell array
KR19990086671A (ko) 센스앰프를 이용하여 테스트를 수행하는 메모리 소자
JP2876799B2 (ja) 半導体記憶装置
KR100335118B1 (ko) 메모리 소자의 구동 회로
KR100365563B1 (ko) 비트라인 센스앰프 구동장치
JPH05128858A (ja) 半導体記憶装置
KR0172239B1 (ko) 데이타 복사방법 및 데이타 복사가 가능한 디램
JP4163473B2 (ja) 不揮発性半導体記憶装置
US5578942A (en) Super VCC detection circuit
KR100238868B1 (ko) 스트레스를 줄인 워드라인 구동관련회로를 구비한 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee