JPH10199231A - ページコピーモードを有するｄｒａｍ - Google Patents

ページコピーモードを有するｄｒａｍ

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JPH10199231A
JPH10199231A JP9340104A JP34010497A JPH10199231A JP H10199231 A JPH10199231 A JP H10199231A JP 9340104 A JP9340104 A JP 9340104A JP 34010497 A JP34010497 A JP 34010497A JP H10199231 A JPH10199231 A JP H10199231A
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page
output signal
inverter
decoder
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JP9340104A
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Jin-Hong Ahn
アン ジン−ホン
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LG Semicon Co Ltd
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Abstract

(57)【要約】 【課題】従来のＤＲＡＭに簡単な制御信号及び回路を追
加することで、ページコピーモードを行い得るＤＲＡＭ
を提供する。 【解決手段】複数のアドレス信号ビットをマルチプレク
シングするアドレスマルチプレクサ30と、該マルチプレ
クサ30の出力信号をローアドレスストロブ信号/RASによ
りリセットさせるローアドレスリセット部31と、該リセ
ット部31の出力信号をディコーディングするプリディコ
ーダー32と、該プリディコーダー32の出力信号をディコ
ーディングするローディコーダー33と、該ローディコー
ダー33の出力信号を受けてワードラインを駆動するワー
ドライン駆動部34と、前記プリディコーダー32の出力信
号をページコピー信号PAGE-CP によりラッチするブロッ
クディコーディング信号ラッチ部35と、該ラッチ部35の
出力信号を受けてセンスアンプイネーブル信号SN,SPB及
びセンスアンプイコライザ信号SAEQをセンスアンプ駆動
部に出力するセンスアンプコントローラー37と、から構
成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ページコピーモー
ドを有するＤＲＡＭに係るもので、詳しくは、アクセス
されたデータをＤＲＡＭチップの外部に出力せず、共有
のビットラインを経てメモリページ単位にメモリにライ
ト（write ）してページコピーモードを行い得るように
したページコピーモードを有するＤＲＡＭに関する。
【０００２】
【従来の技術】従来、ＤＲＡＭ（ダイナミックＲＡＭ）
のメモリセル及びセンスアンプは、図４に示すように、
センスアンプイネーブル信号ＳＮ，ＳＰＢ及びセンスア
ンプイコライザ信号ＳＡＥＱを受けるセンスアンプ駆動
部１０と、該センスアンプ駆動部１０により駆動され各
双のビットラインＢＬ０〜ＢＬｍ，ＢＬ０ｂ〜ＢＬｍｂ
に夫々連結されたセンスアンプ１１〜１４と、ビットラ
インイコライザ信号ＢＬＥＱ及びプリチャージ信号ＶＢ
ＬＰにより前記ビットラインＢＬ０〜ＢＬｍ，ＢＬ０ｂ
〜ＢＬｍｂを電源電圧Ｖｃｃの半分に該当するレベルに
プリチャージさせるプリチャージ部１５〜１８と、各ワ
ードラインＷＬ０〜ＷＬｎ及び前記ビットラインＢＬ０
〜ＢＬｍ，ＢＬ０ｂ〜ＢＬｍｂに夫々連結された複数の
セル１９ａ，１９ｂを有するメモリセル行列１９と、か
ら構成されていた。
【０００３】そして、前記メモリセル行列１９は、ビッ
トラインＢＬ０〜ＢＬｍとビットラインＢＬ０ｂ〜ＢＬ
ｍｂとのいずれか一方にのみ各セル１９ａ，１９ｂが連
結される折返し形態に構成されていた。前記センスアン
プ駆動部１０は、センスアンプイネーブル信号ＳＰＢを
受けるゲート、電源電圧Ｖｃｃを受けるソース、及び、
各センスアンプ１１〜１４を経て信号線ＳＰＣに連結さ
れたドレインを有するＰＭＯＳトランジスタ１０ａと、
該ＰＭＯＳトランジスタ１０ａのドレインに連結された
ドレイン、センスアンプイコライザ信号ＳＡＥＱを受け
るゲート、及び、各センスアンプ１１〜１４を経て信号
線ＳＮＣＢに連結されたソースを有するＮＭＯＳトラン
ジスタ１０ｂと、該ＮＭＯＳトランジスタ１０ｂのソー
スに連結されたドレイン、センスアンプイネーブル信号
ＳＮを受けるゲート、及び接地電源Ｖｓｓに連結された
ソースを有するＮＭＯＳトランジスタ１０ｃと、を備え
て構成されていた。
【０００４】前記センスアンプ１１〜１４は、信号線Ｓ
ＰＣに夫々連結されたソース及びビットラインＢＬ０〜
ＢＬｍ，ＢＬ０ｂ〜ＢＬｍｂに連結されたゲートを有す
る各ＰＭＯＳトランジスタ１１ａ，１１ｂと、信号線Ｓ
ＮＣＢに夫々連結されたソース及び各ビットラインＢＬ
０〜ＢＬｍ，ＢＬ０ｂ〜ＢＬｍｂに連結されたゲートを
有する各ＮＭＯＳトランジスタ１１ｃ，１１ｄと、を備
えて構成されていた。
【０００５】前記プリチャージ部１５〜１８は、各ビッ
トラインＢＬ０〜ＢＬｍ，ＢＬ０ｂ〜ＢＬｍｂに夫々連
結されたドレインとソース、及び、ビットラインイコラ
イザ信号ＢＬＥＱを夫々受けるゲートを有した各ＮＭＯ
Ｓトランジスタ１５ａ，１５ｂ，１５ｃを備えて構成さ
れていた。そして、このように構成された従来ＤＲＡＭ
のメモリセル及びセンスアンプを駆動する駆動装置は、
図５に示すように、ローアドレスストロブ（row addre
ssstrobe ）信号／ＲＡＳにより複数のアドレス信号ビ
ットＡｉ，Ａｊをマルチプレクシングするアドレスマル
チプレクサ２０と、該アドレスマルチプレクサ２０の出
力信号を前記ローアドレスストロブ信号／ＲＡＳにより
リセットさせるローアドレスリセット部２１と、該ロー
アドレスリセット部２１の出力信号をディコーディング
するプリディコーダー２２と、該プリディコーダー２２
の出力信号をディコーディングするローディコーダー２
３と、該ローディコーダー２３の出力信号を受けてワー
ドラインＷＬ０〜ＷＬｎを駆動するワードライン駆動部
２４と、前記プリディコーダー２２の出力信号をディコ
ーディングするブロックディコーダー２５と、該ブロッ
クディコーダー２５の出力信号を受けてセンスアンプイ
ネーブル信号ＳＮ，ＳＰＢ及びセンスアンプイコライザ
信号ＳＡＥＱを図４に示したセンスアンプ駆動部１０に
印加するセンスアンプコントローラー２６と、から構成
されていた。
【０００６】前記アドレスマルチプレクサ２０において
は、ローアドレスストロブ信号／ＲＡＳを反転するイン
バーター２０ａと、該インバーター２０ａ及びローアド
レスストロブ信号／ＲＡＳによりアドレス信号ビットＡ
ｉをスイッチングする伝送ゲート２０ｂと、該伝送ゲー
ト２０ｂの出力信号をラッチする各インバーター２０
ｃ，２０ｄと、前記ローアドレスストロブ信号／ＲＡＳ
によりアドレス信号ビットＡｊをスイッチングする伝送
ゲート２０ｅと、該伝送ゲート２０ｅの出力信号をラッ
チする各インバーター２０ｆ，２０ｇと、を備えてい
た。
【０００７】前記プリディコーダー２２は、図６に示す
ように、前記ローアドレスリセット部２１の出力信号を
夫々論理積する各ＡＮＤゲート２２ａ〜２２ｄと、それ
らＡＮＤゲート２２ａ〜２２ｄに連結された各インバー
ター２２ｅ〜２２ｈと、を備えていた。このように構成
された従来ＤＲＡＭの動作を説明する。
【０００８】図７（Ａ）に示すようなローアドレススト
ロブ信号／ＲＡＳがローレベルに遷移されると、図７
（Ｂ）に示すようなアドレス信号がアドレスマルチプレ
クサ２０に入力し、該アドレスマルチプレクサ２０を通
過したローアドレスはローアドレスリセット部２１を経
てプリディコーダー２２に印加され、前記ローアドレス
ストロブ信号／ＲＡＳ信号がハイレベルである時ローア
ドレスリセット部２１によりリセットされる。
【０００９】次いで、プリディコーダー２２は前記入力
されたローアドレスをディコーディングしてローディコ
ーダー２３及びブロックディコーダー２５に夫々出力す
る。これによって、ワードライン駆動部２４により前記
ローアドレスに該当するワードラインＷＬｉにハイレベ
ルの信号が載せられ（図７（Ｃ）参照）、アドレス信号
に該当するビットラインＢＬ０〜ＢＬｍ，ＢＬ０ｂ〜Ｂ
Ｌｍｂが選択される。
【００１０】このとき、センスアンプコントローラー２
６は所定レベルのセンスアンプイネーブル信号ＳＮ，Ｓ
ＰＢ及びセンスアンプイコライザ信号ＳＡＥＱを出力し
てセンスアンプ駆動部１０を動作させるため、メモリセ
ル行列１９の該当セルのデータが読み出される。その
後、ローアドレスストロブ信号／ＲＡＳがハイレベルに
遷移されてワードラインＷＬｉの信号がローレベルに遷
移され、ビットラインＢＬ０〜ＢＬｍ，ＢＬ０ｂ〜ＢＬ
ｍｂはプリチャージ信号ＶＢＬＰにより電源電圧Ｖｃｃ
の半分に該当する低電位でプリチャージされる。
【００１１】次いで、ローアドレスストロブ信号／ＲＡ
Ｓが再びローレベルに遷移されると、他のアドレス信号
が入力し、このような過程により新しい信号に該当する
ワードラインＷＬｊが駆動される（図７（Ｄ）参照）。
このように従来のＤＲＡＭは、アドレスが変化する毎
に、常にビットラインＢＬ０〜ＢＬｍ，ＢＬ０ｂ〜ＢＬ
ｍｂがプリチャージされ、次のアドレスのデータが以前
のアドレスのデータと混合されないようになっている。
【００１２】
【発明が解決しようとする課題】しかし、上記従来のＤ
ＲＡＭでは、前述のように、アドレスが変る毎に常にビ
ットラインＢＬ０〜ＢＬｍ，ＢＬ０ｂ〜ＢＬｍｂをプリ
チャージする構成であったため、以前のアドレスに該当
しセンスアンプに貯蔵されたデータを共有のビットライ
ンを経て他のアドレスのメモリセルに書き込むことがで
きず、よって、ページコピーモードを行い得ないという
問題点があった。
【００１３】そこで、本発明の目的は、従来ＤＲＡＭに
簡単な制御信号及び回路を追加することで、既存のビッ
トラインプリチャージ過程を省いてページコピーモード
を行い得るページコピーモードを有するＤＲＡＭを提供
しようとするものである。
【００１４】
【課題を解決するための手段】そのため請求項１記載の
発明に係るページコピーモードを有するＤＲＡＭは、メ
モリセル行列と、センスアンプと、該メモリセル行列及
びセンスアンプを駆動する駆動装置と、を備えたＤＲＡ
Ｍにおいて、ローアドレスストロブ信号（／ＲＡＳ）に
より複数のアドレス信号ビット（Ａｉ，Ａｊ）をマルチ
プレクシングするアドレスマルチプレクサ（３０）と、
該アドレスマルチプレクサ（３０）の出力信号を前記ロ
ーアドレスストロブ信号（／ＲＡＳ）によりリセットさ
せるローアドレスリセット部（３１）と、該ローアドレ
スリセット部（３１）の出力信号をディコーディングす
るプリディコーダー（３２）と、該プリディコーダー
（３２）の出力信号をディコーディングするローディコ
ーダー（３３）と、該ローディコーダー（３３）の出力
信号を受けてワードライン（ＷＬ０〜ＷＬｎ）を駆動す
るワードライン駆動部（３４）と、前記プリディコーダ
ー（３２）の出力信号をページコピー信号（ＰＡＧＥ−
ＣＰ）によりラッチするブロックディコーディング信号
ラッチ部（３５）と、該ブロックディコーディング信号
ラッチ部（３５）の出力信号をディコーディングするブ
ロックディコーダー（３６）と、該ブロックディコーダ
ー（３６）の出力信号を受けてセンスアンプイネーブル
信号（ＳＮ，ＳＰＢ）及びセンスアンプイコライザ信号
（ＳＡＥＱ）を出力するセンスアンプコントローラー
（３７）と、を備えて構成される。
【００１５】かかる構成によると、プリディコーダー
（３２）の出力信号がリセットされる以前の信号を、ペ
ージコピー信号（ＰＡＧＥ−ＣＰ）によりブロックディ
コーディング信号ラッチ部（３５）でラッチすること
で、ビットラインのデータ信号がローレベルに遷移され
ずに、以前にセンシングされたデータ信号を載せること
が可能となる。
【００１６】請求項２記載の発明では、前記ブロックデ
ィコーディング信号ラッチ部（３５）が、ページコピー
信号（ＰＡＧＥ−ＣＰ）を反転するインバーター（３５
ａ）と、該インバーター（３５ａ）の出力信号及びペー
ジコピー信号（ＰＡＧＥ−ＣＰ）により前記プリディコ
ーダー（３２）の出力信号をスイッチングする伝送ゲー
ト（３５ｂ）と、該伝送ゲート（３５ｂ）の出力信号を
反転するインバーター（３５ｃ）と、該インバーター
（３５ｃ）の出力信号を反転して前記インバーター（３
５ｃ）に再び出力するインバーター（３５ｄ）と、前記
インバーター（３５ｃ）の出力信号を反転するインバー
ター（３５ｅ）と、を備えて構成されるものとした。
【００１７】かかる構成によると、前記プリディコーダ
ー（３２）の出力信号をスイッチングする伝送ゲート
（３５ｂ）が、ページコピー信号（ＰＡＧＥ−ＣＰ）に
よって制御され、リセットされる以前の前記プリディコ
ーダー（３２）の出力信号をラッチする。請求項３記載
の発明では、前記伝送ゲート（３５ｂ）が、前記インバ
ーター（３５ａ）の出力信号をＮＭＯＳトランジスタの
ゲートから受け、前記ページコピー信号（ＰＡＧＥ−Ｃ
Ｐ）をＰＭＯＳトランジスタのゲートから受けるように
構成されるものとした。
【００１８】かかる構成によると、ページコピー信号
（ＰＡＧＥ−ＣＰ）を反転するインバーター（３５ａ）
の出力信号がＮＭＯＳトランジスタのゲートを介して伝
送ゲート（３５ｂ）に受け渡される一方、前記ページコ
ピー信号（ＰＡＧＥ−ＣＰ）がＰＭＯＳトランジスタの
ゲートを介して伝送ゲート（３５ｂ）に受け渡される。
請求項４記載の発明では、前記ページコピー信号（ＰＡ
ＧＥ−ＣＰ）が、ローアドレスストロブ信号（／ＲＡ
Ｓ）及びライトイネーブル信号（／ＷＥ）がそれぞれロ
ーレベルであるときの前記ローアドレスストロブ信号
（／ＲＡＳ）のハイレベルからローレベルへの遷移によ
りリセットされる構成とした。
【００１９】かかる構成によると、ローアドレスストロ
ブ信号（／ＲＡＳ）及びライトイネーブル信号（／Ｗ
Ｅ）がそれぞれローレベルであるときの前記ローアドレ
スストロブ信号（／ＲＡＳ）のハイレベルからローレベ
ルへの遷移により、例えばローレベルであったページコ
ピー信号（ＰＡＧＥ−ＣＰ）がハイレベルに遷移し、再
度、同じリセット状態が成立したときに、ハイレベルか
らローレベルに遷移する。尚、ローアドレスストロブ信
号（／ＲＡＳ）及びライトイネーブル信号（／ＷＥ）が
それぞれローレベルであるときの前記ローアドレススト
ロブ信号（／ＲＡＳ）のハイレベルからローレベルへの
遷移によりリセットさせるモードを、ＷＣＢＲ（WEB,CA
SB,Before RASB）モードと称する。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。本発明に係るページコピーモードを有するＤＲＡ
Ｍは、図１に示すように、ローアドレスストロブ信号／
ＲＡＳにより複数のアドレス信号ビットＡｉ，Ａｊをマ
ルチプレクシングするアドレスマルチプレクサ３０と、
該アドレスマルチプレクサ３０の出力信号を前記ローア
ドレスストロブ信号／ＲＡＳによりリセットさせるロー
アドレスリセット部３１と、該ローアドレスリセット部
３１の出力信号をディコーディングするプリディコーダ
ー３２と、該プリディコーダー３２の出力信号をディコ
ーディングするローディコーダー３３と、該ローディコ
ーダー３３の出力信号を受けてワードラインＷＬ０〜Ｗ
Ｌｎを駆動するワードライン駆動部３４と、前記プリデ
ィコーダー３２の出力信号をページコピー信号ＰＡＧＥ
−ＣＰによりラッチするブロックディコーディング信号
ラッチ部３５と、該ブロックディコーディング信号ラッ
チ部３５の出力信号をディコーディングするブロックデ
ィコーダー３６と、該ブロックディコーダー３６の出力
信号を受けてセンスアンプイネーブル信号ＳＮ，ＳＰＢ
及びセンスアンプイコライザ信号ＳＡＥＱを出力するセ
ンスアンプコントローラー３７と、から構成される。
【００２１】前記ブロックディコーディング信号ラッチ
部３５は、ページコピー信号ＰＡＧＥ−ＣＰを反転する
インバーター３５ａと、該インバーター３５ａの出力信
号及びページコピー信号ＰＡＧＥ−ＣＰにより前記プリ
ディコーダー３２の出力信号をスイッチングする伝送ゲ
ート３５ｂと、該伝送ゲート３５ｂの出力信号を反転す
るインバーター３５ｃと、該インバーター３５ｃの出力
信号を反転して前記インバーター３５ｃに再び出力する
インバーター３５ｄと、前記インバーター３５ｃの出力
信号を反転するインバーター３５ｅと、を備えている。
【００２２】そして、前記伝送ゲート３５ｂにおいて
は、前記インバーター３５ａの出力信号をＮＭＯＳトラ
ンジスタのゲートから受け、前記ページコピー信号ＰＡ
ＧＥ−ＣＰをＰＭＯＳトランジスタのゲートから受ける
ように構成されている。このように構成された本発明の
動作を説明する。即ち、図２（Ａ）に示すようなローア
ドレスストロブ信号／ＲＡＳがローレベルに遷移される
と、図２（Ｂ）に示すようなアドレス信号により所定の
ワードラインＷＬｉが図２（Ｃ）のように駆動され、プ
リディコーダー３２の出力信号は、図２（Ｅ）に示すよ
うなローレベルのページコピー信号ＰＡＧＥ−ＣＰの制
御によりブロックディコーディング信号ラッチ部３５に
ラッチされる。
【００２３】これにより、センスアンプコントローラー
３７は、ローレベルのセンスアンプイネーブル信号ＳＰ
Ｂ、ハイレベルのセンスアンプイネーブル信号ＳＮ、及
びローレベルのセンスアンプイコライザ信号ＳＡＥＱを
出力して該当のセンスアンプを動作させ、該該当のセン
スアンプはビットラインに載せられたデータをセンシン
グする。
【００２４】その後、ローアドレスストロブ信号／ＲＡ
Ｓがハイレベルに遷移されると、ローアドレスリセット
部３１はローアドレスをリセットさせ、よって、プリデ
ィコーダー３２の出力信号もリセットされて、その結
果、ワードラインＷＬｉの信号はハイレベルからローレ
ベルに遷移される。この場合、ページコピー信号ＰＡＧ
Ｅ−ＣＰはローアドレスストロブ信号／ＲＡＳがローレ
ベルからハイレベルに遷移される以前にハイレベルに遷
移される。
【００２５】従って、プリディコーダー３２の出力信号
がリセットされる以前にブロックディコーディング信号
ラッチ部３５の伝送ゲート３５ｂがターンオフされて、
プリディコーダー３２の出力信号がリセットされる以前
の信号をラッチし、その結果、図２（Ｆ）に示すよう
に、ビットラインのデータ信号はローレベルに遷移され
ず、以て、ビットラインはプリチャージされず、以前に
センシングされたデータ信号が載せられる。
【００２６】その後、ローアドレスストロブ信号／ＲＡ
Ｓがハイレベルからローレベルに再び遷移されると、新
しいアドレス信号が入力して図２（Ｄ）に示すような新
しいアドレスに該当するワードラインＷＬｊが駆動され
る。このとき、ページコピー信号ＰＡＧＥ−ＣＰはハイ
レベルに維持されるため、ブロックディコーディング信
号ラッチ部３５の伝送ゲート３５ｂがターンオフ状態に
維持されて、ワードラインＷＬｉの駆動時にセンシング
されたデータが共有のビットラインを経てワードライン
ＷＬｊに連結されたセルにライトされる。即ち、ワード
ラインＷＬｉのページがワードラインＷＬｊに連結され
たセルにコピーされる。
【００２７】次いで、ページコピー信号ＰＡＧＥ−ＣＰ
が幾度のローアドレスストロブ信号／ＲＡＳの周期の間
継続してハイレベルに維持され、新しく選択されるワー
ドラインが同様なメモリブロックに連結されていると、
最初にセンシングされたセルのデータは選択されるワー
ドライン毎にコピーされる。このように同様なデータが
複数のワードラインにライトされる動作は、ＤＲＡＭの
テスト時に有用に活用される。
【００２８】一方、ローアドレスストロブ信号／ＲＡＳ
がハイレベルの間ページコピー信号ＰＡＧＥ−ＣＰがロ
ーレベルに遷移されると、ブロックディコーディング信
号ラッチ部３５の伝送ゲート３５ｂがターンオンされ
て、ローアドレスのリセット信号を通過させるため、正
常的にビットラインがプリチャージされる。ここで、前
記ページコピー信号ＰＡＧＥ−ＣＰは、以下に示すＷＣ
ＢＲ（WEB,CASB, Before RASB）モードにより作られ
る。
【００２９】即ち、図３を参照すると、ページコピー信
号ＰＡＧＥ−ＣＰは、図３（ｂ）に示すようなコラムア
ドレスストロブ信号／ＣＡＳ及び図３（ｃ）に示すよう
なライトイネーブル信号／ＷＥが夫々ローレベルである
状態で、図３（ａ）に示すようなローアドレスストロブ
信号／ＲＡＳがハイレベルからローレベルに遷移される
場合にリセットされ、また、ページコピー信号ＰＡＧＥ
−ＣＰは前記のＷＣＢＲモードで再びリセットされる。
【００３０】
【発明の効果】以上説明したように、本発明に係るペー
ジコピーモードを有するＤＲＡＭにおいては、ページコ
ピー信号ＰＡＧＥ−ＣＰを用いて任意のワードラインに
より駆動される全てのセルのデータであるページ単位の
データを共有のビットラインを経て他のワードラインの
セルにライトするようになっているため、ＤＲＡＭテス
ト時有用に活用し得るという効果がある。
【００３１】又、特定のデータをチップの外部に出力せ
ず、メモリにライトすることができるため、ＤＲＡＭを
より速くテストし、電源の消耗を減らし得るという効果
がある。
【図面の簡単な説明】
【図１】本発明に係るページコピーモードを有するＤＲ
ＡＭの構成図。
【図２】本発明に係るＤＲＡＭの動作に関するタイミン
グチャートで、（Ａ）はローアドレスストロブ信号の波
形図、（Ｂ）はアドレス信号の波形図、（Ｃ）及び
（Ｄ）はワードラインに印加される信号の波形図、
（Ｅ）はページコピー信号の波形図、（Ｆ）はビットラ
インに載せられるデータ信号の波形図。
【図３】本発明に係るページコピー信号の生成に関する
タミングチャートで、（Ａ）はローアドレスストロブ信
号の波形図、（Ｂ）はコラムアドレスストロブ信号の波
形図、（Ｃ）はライトイネーブル信号の波形図、（Ｄ）
はページコピー信号の波形図。
【図４】従来ＤＲＡＭのメモリ及びセンスアンプ部分の
構成図。
【図５】従来ＤＲＡＭを駆動する駆動装置のブロック
図。
【図６】従来プリディコーダーの回路図。
【図７】従来ＤＲＡＭの動作に関するタイミング図で、
（Ａ）はローアドレスストロブ信号の波形図、（Ｂ）は
アドレス信号の波形図、（Ｃ）及び（Ｄ）はワードライ
ンに印加される信号の波形図、（Ｅ）はビットラインに
載せられるデータ信号の波形図。
【符号の説明】
３０：アドレスマルチプレクサ ３１：ローアドレスリセット部 ３２：プリディコーダー ３３：ローディコーダー ３４：ワードライン駆動部 ３５：ブロックディコーディング信号ラッチ部 ３６：ブロックディコーダー ３７：センスアンプコントローラー ３５ａ，３５ｃ，３５ｅ：インバーター ３５ｂ：伝送ゲート

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】メモリセル行列と、センスアンプと、該メ
    モリセル行列及びセンスアンプを駆動する駆動装置と、
    を備えたＤＲＡＭにおいて、 ローアドレスストロブ信号（／ＲＡＳ）により複数のア
    ドレス信号ビット（Ａｉ，Ａｊ）をマルチプレクシング
    するアドレスマルチプレクサ（３０）と、 該アドレスマルチプレクサ（３０）の出力信号を前記ロ
    ーアドレスストロブ信号（／ＲＡＳ）によりリセットさ
    せるローアドレスリセット部（３１）と、 該ローアドレスリセット部（３１）の出力信号をディコ
    ーディングするプリディコーダー（３２）と、 該プリディコーダー（３２）の出力信号をディコーディ
    ングするローディコーダー（３３）と、 該ローディコーダー（３３）の出力信号を受けてワード
    ライン（ＷＬ０〜ＷＬｎ）を駆動するワードライン駆動
    部（３４）と、 前記プリディコーダー（３２）の出力信号をページコピ
    ー信号（ＰＡＧＥ−ＣＰ）によりラッチするブロックデ
    ィコーディング信号ラッチ部（３５）と、 該ブロックディコーディング信号ラッチ部（３５）の出
    力信号をディコーディングするブロックディコーダー
    （３６）と、 該ブロックディコーダー（３６）の出力信号を受けてセ
    ンスアンプイネーブル信号（ＳＮ，ＳＰＢ）及びセンス
    アンプイコライザ信号（ＳＡＥＱ）を出力するセンスア
    ンプコントローラー（３７）と、 を備えて構成されることを特徴とするページコピーモー
    ドを有するＤＲＡＭ。
  2. 【請求項２】前記ブロックディコーディング信号ラッチ
    部（３５）が、 ページコピー信号（ＰＡＧＥ−ＣＰ）を反転するインバ
    ーター（３５ａ）と、 該インバーター（３５ａ）の出力信号及びページコピー
    信号（ＰＡＧＥ−ＣＰ）により前記プリディコーダー
    （３２）の出力信号をスイッチングする伝送ゲート（３
    ５ｂ）と、 該伝送ゲート（３５ｂ）の出力信号を反転するインバー
    ター（３５ｃ）と、 該インバーター（３５ｃ）の出力信号を反転して前記イ
    ンバーター（３５ｃ）に再び出力するインバーター（３
    ５ｄ）と、 前記インバーター（３５ｃ）の出力信号を反転するイン
    バーター（３５ｅ）と、 を備えて構成されることを特徴とする請求項１記載のペ
    ージコピーモードを有するＤＲＡＭ。
  3. 【請求項３】前記伝送ゲート（３５ｂ）が、前記インバ
    ーター（３５ａ）の出力信号をＮＭＯＳトランジスタの
    ゲートから受け、前記ページコピー信号（ＰＡＧＥ−Ｃ
    Ｐ）をＰＭＯＳトランジスタのゲートから受けるように
    構成されたことを特徴とする請求項２記載のページコピ
    ーモードを有するＤＲＡＭ。
  4. 【請求項４】前記ページコピー信号（ＰＡＧＥ−ＣＰ）
    が、ローアドレスストロブ信号（／ＲＡＳ）及びライト
    イネーブル信号（／ＷＥ）がそれぞれローレベルである
    ときの前記ローアドレスストロブ信号（／ＲＡＳ）のハ
    イレベルからローレベルへの遷移によりリセットされる
    ことを特徴とする請求項１〜３のいずれか１つに記載の
    ページコピーモードを有するＤＲＡＭ。
JP9340104A 1996-12-30 1997-12-10 ページコピーモードを有するｄｒａｍ Pending JPH10199231A (ja)

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