KR100861309B1 - 애디티브 레이턴시를 갖는 반도체 메모리 장치 - Google Patents

애디티브 레이턴시를 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 애디티브 레이턴시를 갖는 반도체 메모리 장치에 관한 것으로서, 리드 커맨드 신호가 입력되고, 상기 리드 커맨드 신호의 지연을 제어하기 위한 전달 제어 신호에 의하여 상기 리드 커맨드 신호의 전달을 제어하는 리드 커맨드 전달 제어부; 상기 리드 커맨드 전달 제어부의 출력을 제 1 애디티브 레이턴시 정보에 대응되게 지연시켜 출력하는 리드 커맨드 지연부; 및 상기 전달 제어 신호의 상태에 따라 상기 리드 커맨드 신호와 상기 리드 커맨드 지연부의 출력 중 어느 하나를 선택하여 내부 리드 커맨드 신호로 출력하는 리드 커맨드 선택부;를 포함을 특징으로 한다.

Description

애디티브 레이턴시를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING ADDITIVE LATENCY}
도 1은 리드 커맨드를 애디티브 레이턴시 및 카스 레이턴시에 대응되게 지연시키는 종래의 반도체 메모리 장치를 나타내는 도면.
도 2는 커맨드를 애디티브 레이턴시 및 카스 레이턴시 중 최소한 하나에 대응되게 지연시키는 본 발명의 반도체 메모리 장치를 나타내는 도면.
도 3은 어드레스를 애디티브 레이턴시에 대응되게 지연시키는 본 발명의 반도체 메모리 장치를 나타내는 도면.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 애디티브 레이턴시를 갖는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치에서 MRS(Mode Register Set) 프로그램에 의해 카스 레이턴시(Cas Latency, CL) 등이 세팅되고, EMRS(Extended Mode Register Set) 프로그램에 의해 애디티브 레이턴시(Additive Latency, AL) 등이 세팅된다. 그리고, 메모리 동작시 상술한 세팅에 의한 동작이 보증되어야 한다.
예를 들어, 반도체 메모리 장치가 리드 동작을 수행할 경우 애디티브 레이턴시 이후에 리드 명령이 입력되도록 하고, 카스 레이턴시 이후에 입출력 핀에 데이터가 실리도록 해야 한다.
특히, 리드 커맨드의 애디티브 레이턴시 및 카스 레이턴시 지연은 종래에 도 1과 같은 회로를 통해 이루어진다.
도 1을 참조하면, 리드 동작시 커맨드 CMD가 외부로부터 입력되면, 외부 커맨드 CMD가 커맨드 디코더(10)를 통해 디코딩되어 리드 커맨드 신호 RD로 출력된다.
그리고, 리드 커맨드 신호 RD는 애디티브 레이턴시 정보에 따라 'A' 또는 'B' 경로를 거쳐 낸드 게이트(ND2)로 입력되고, 낸드 게이트(ND2)를 통해 낸드 조합된 신호는 CL 지연부(14)를 통해 카스 레이턴시 신호 CL<0:m>(여기서, 'm'은 1 이상의 자연수) 중 어느 하나에 대응되게 지연되어 내부 리드 커맨드 신호 IRD로 출력된다.
즉, 애디티브 레이턴시가 0이 아닌 경우, 애디티브 레이턴시 신호 AL<0>가 디스에이블되고 애디티브 레이턴시 신호들 AL<1:n>(여기서, 'n'은 2 이상의 자연수) 중 어느 하나가 인에이블됨에 따라, 리드 커맨드 신호 RD가 AL 지연부(12), 인버터(IV1), 노아 게이트(NR1), 인버터(IV2), 낸드 게이트(ND2), 및 CL 지연부(14)를 거쳐 내부 리드 커맨드 IRD로 출력된다.
여기서, AL 지연부(12)는 EMRS에서 세팅되는 애디티브 레이턴시에 대응하여 리드 커맨드 신호 RD를 지연시키고, CL 지연부(14)는 MRS에서 세팅되는 카스 레이 턴시에 대응하여 낸드 게이트(ND2)의 출력을 지연시킨다.
반면에, 애디티브 레이턴시가 0인 경우, 애디티브 레이턴시 신호 AL<0>가 인에이블되고 애디티브 레이턴시 신호들 AL<1:n>이 모두 디스에이블됨에 따라, 리드 커맨드 신호 RD가 두 낸드 게이트(ND1,ND2)와 CL 지연부(14)를 거쳐 내부 리드 커맨드 IRD로 출력된다.
이와 같이, 종래의 반도체 메모리 장치는 리드 동작시 애디티브 레이턴시가 0이 아닐 때 'A' 경로를 통해 리드 커맨드 신호 RD를 지연시켜 내부 리드 커맨드 IRD로 출력하고, 애디티브 레이턴시가 0일 때 'B' 경로를 통해 리드 커맨드 신호 RD를 내부 리드 커맨드 IRD로 출력한다.
또한, 도면에 도시하지는 않았지만, 라이트 커맨드와 어드레스도 애디티브 레이턴시 정보에 따라 지연 정도가 결정되어 출력되므로, 종래의 반도체 메모리 장치는 라이트 커맨드와 어드레스를 도 1과 동일한 'A' 및 'B' 경로를 갖는 회로를 통해 각각 내부 라이트 커맨드와 내부 어드레스로 출력한다.
하지만, 종래의 반도체 메모리 장치는 애디티브 레이턴시가 0이 아닐 때 커맨드 및 어드레스를 애디티브 레이턴시 정보에 대응되게 지연시키는 경로로 전달하고, 애디티브 레이턴시가 0일 때 커맨드 및 어드레스의 지연을 최소화하는 경로로 전달하므로, 서로 다른 경로로 전달되는 두 신호 중 어느 하나를 선택하기 위한 소자들을 구비한다.
예를 들어, 도 1에 도시된 바와 같이, 종래의 반도체 메모리 장치는 애디티브 레이턴시가 0이 아닌 경우 커맨드 디코더(10)에서 출력되는 리드 커맨드 신호 RD가 내부 리드 커맨드 IRD의 상태에 영향을 주지 않기 위한 낸드 게이트(ND1)를 구비하며, 애디티브 레이턴시에 따라 'A' 및 'B' 경로로 전달된 두 신호 중 어느 하나를 선택하여 내부 리드 커맨드 IRD로 출력하기 위한 낸드 게이트(ND2)를 구비한다.
따라서, 상기 소자들로 인하여 불필요한 전류 소모가 발생하고, 메모리 칩 레이아웃 면적이 낭비되는 문제점이 있다. 아울러, 커맨드 및 어드레스가 애디티브 레이턴시가 0일 때 상기 소자들을 거쳐 내부 커맨드 및 내부 어드레스로 출력되므로, 신호 지연이 발생하여 고속 동작에 불리한 문제점이 있다.
또한, 애디티브 레이턴시가 0일 때 리드 커맨드 신호 RD가 AL 지연부(12)를 통해 최소한으로 지연되어 출력되고, 상기 AL 지연부(12)의 출력은 인버터(IV1), 노아 게이트(NR1), 및 인버터(IV2)를 거쳐 낸드 게이트(ND2)로 입력된다. 이때, 애디티브 레이턴시 신호 AL<0>가 인에이블 상태이므로, 노아 게이트(NR1)의 출력은 디스에이블된다.
즉, 애디티브 레이턴시가 0일 때 AL 지연부(12)는 리드 커맨드 신호 RD를 최소한으로 지연시켜 출력시키고, 노아 게이트(NR1)는 상기 지연된 신호의 전달을 제어한다. 따라서, 애디티브 레이턴시가 0일 때 AL 지연부(12) 및 인버터(IV1)에 의한 불필요한 전류 소모가 발생하는 문제점이 있다.
본 발명의 목적은 커맨드 및 어드레스를 애디티브 레이턴시 정보에 대응되게 선택적으로 지연시킬 때에 발생하는 전류 소모를 최대한 줄임에 있다.
본 발명의 다른 목적은 커맨드 및 어드레스를 애디티브 레이턴시 정보에 대응되게 선택적으로 지연시키는 회로의 레이아웃 면적을 줄임에 있다.
본 발명의 또 다른 목적은 애디티브 레이턴시가 0일 때 커맨드 및 어드레스의 지연을 최소로 줄임에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 반도체 메모리 장치는, 리드 커맨드 신호가 입력되고, 상기 리드 커맨드 신호의 지연을 제어하기 위한 전달 제어 신호에 의하여 상기 리드 커맨드 신호의 전달을 제어하는 리드 커맨드 전달 제어부; 상기 리드 커맨드 전달 제어부의 출력을 제 1 애디티브 레이턴시 정보에 대응되게 지연시켜 출력하는 리드 커맨드 지연부; 및 상기 전달 제어 신호의 상태에 따라 상기 리드 커맨드 신호와 상기 리드 커맨드 지연부의 출력 중 어느 하나를 선택하여 내부 리드 커맨드 신호로 출력하는 리드 커맨드 선택부;를 포함함을 특징으로 한다.
여기서, 상기 전달 제어 신호는 애디티브 레이턴시 0의 정보를 포함하는 제 2 애디티브 레이턴시 정보를 갖는 신호이며, 상기 제 1 애디티브 레이턴시 정보는 애디티브 레이턴시 1~n(n은 2 이상의 자연수)의 정보를 포함함이 바람직하다. 특히, 상기 전달 제어 신호는 애디티브 레이턴시 0에 대응되는 신호임이 바람직하다.
그리고, 상기 리드 커맨드 전달 제어부는 상기 전달 제어 신호가 디스에이블될 때 상기 리드 커맨드 신호를 상기 리드 커맨드 지연부로 전달함이 바람직하다.
또한, 상기 리드 커맨드 선택부는 상기 전달 제어 신호가 인에이블될 때 상 기 리드 커맨드 신호를 상기 내부 리드 커맨드 신호로 출력하고, 상기 전달 제어 신호가 디스에이블될 때 상기 리드 커맨드 지연부의 출력을 상기 내부 리드 커맨드 신호로 출력함이 바람직하다.
한편, 상기 리드 커맨드 전달 제어부는 상기 전달 제어 신호의 상태에 따라 상기 리드 커맨드 신호의 전달 여부를 결정하는 스위치, 또는, 상기 전달 제어 신호와 상기 리드 커맨드 신호를 논리 조합하는 논리 게이트를 포함함이 바람직하다. 특히, 상기 논리 게이트는 상기 전달 제어 신호와 상기 리드 커맨드 신호를 노아 조합하는 노아 게이트임이 바람직하다.
그리고, 상기 리드 커맨드 선택부는, 상기 전달 제어 신호의 상태에 따라 상기 리드 커맨드 신호의 전달 여부를 결정하는 제 1 전달부; 및 상기 전달 제어 신호의 상태에 따라 상기 리드 커맨드 지연부의 출력의 전달 여부를 결정하는 제 2 전달부;를 포함하며, 상기 전달 제어 신호에 의해 상기 제 1 및 제 2 전달부 중 어느 하나만 턴 온됨이 바람직하다.
여기서, 상기 제 1 및 제 2 전달부는 각각 상기 전달 제어 신호에 의해 동작이 제어되는 제 1 및 제 2 전송 게이트를 포함함이 바람직하다. 상기 리드 커맨드 전달 제어부가 노아 게이트를 포함하는 경우, 상기 제 1 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 전송 게이트를 포함하며, 상기 제 2 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 3상 인버터를 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 면에 따른 반도체 메모리 장치는, 라이트 커맨드 신호가 입력되고, 상기 라이트 커맨드 신호의 지연 을 제어하기 위한 전달 제어 신호에 의하여 상기 라이트 커맨드 신호의 전달을 제어하는 라이트 커맨드 전달 제어부; 상기 라이트 커맨드 전달 제어부의 출력을 제 1 애디티브 레이턴시 정보에 대응되게 지연시켜 출력하는 라이트 커맨드 지연부; 및 상기 전달 제어 신호의 상태에 따라 상기 라이트 커맨드 신호와 상기 라이트 커맨드 지연부의 출력 중 어느 하나를 선택하여 내부 라이트 커맨드 신호로 출력하는 라이트 커맨드 선택부;를 포함함을 특징으로 한다.
여기서, 상기 전달 제어 신호는 애디티브 레이턴시 0의 정보를 포함하는 제 2 애디티브 레이턴시 정보를 갖는 신호이며, 상기 제 1 애디티브 레이턴시 정보는 애디티브 레이턴시 1~n(n은 2 이상의 자연수)의 정보를 포함함이 바람직하다. 특히, 상기 전달 제어 신호는 애디티브 레이턴시 0에 대응되는 신호임이 바람직하다.
그리고, 상기 라이트 커맨드 전달 제어부는 상기 전달 제어 신호가 디스에이블될 때 상기 라이트 커맨드 신호를 상기 라이트 커맨드 지연부로 전달함이 바람직하다.
또한, 상기 라이트 커맨드 선택부는 상기 전달 제어 신호가 인에이블될 때 상기 라이트 커맨드 신호를 상기 내부 라이트 커맨드 신호로 출력하고, 상기 전달 제어 신호가 디스에이블될 때 상기 라이트 커맨드 지연부의 출력을 상기 내부 라이트 커맨드 신호로 출력함이 바람직하다.
한편, 상기 라이트 커맨드 전달 제어부는 상기 전달 제어 신호의 상태에 따라 상기 라이트 커맨드 신호의 전달 여부를 결정하는 스위치, 또는 상기 전달 제어 신호와 상기 라이트 커맨드 신호를 논리 조합하는 논리 게이트를 포함함이 바람직 하다. 특히, 상기 논리 게이트는 상기 전달 제어 신호와 상기 라이트 커맨드 신호를 노아 조합하는 노아 게이트임이 바람직하다.
그리고, 상기 라이트 커맨드 선택부는, 상기 전달 제어 신호의 상태에 따라 상기 라이트 커맨드 신호의 전달 여부를 결정하는 제 1 전달부; 및 상기 전달 제어 신호의 상태에 따라 상기 라이트 커맨드 지연부의 출력의 전달 여부를 결정하는 제 2 전달부;를 포함하며, 상기 전달 제어 신호에 의해 상기 제 1 및 제 2 전달부 중 어느 하나만 턴 온됨이 바람직하다.
여기서, 상기 제 1 및 제 2 전달부는 각각 상기 전달 제어 신호에 의해 동작이 제어되는 제 1 및 제 2 전송 게이트를 포함함이 바람직하다. 상기 라이트 커맨드 전달 제어부가 노아 게이트를 포함하는 경우, 상기 제 1 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 전송 게이트를 포함하며, 상기 제 2 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 3상 인버터를 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 또 다른 면에 따른 반도체 메모리 장치는, 어드레스 신호가 입력되고, 상기 어드레스 신호의 지연을 제어하기 위한 전달 제어 신호에 의하여 상기 어드레스 신호의 전달을 제어하는 어드레스 전달 제어부; 상기 어드레스 전달 제어부의 출력을 제 1 애디티브 레이턴시 정보에 대응되게 지연시켜 출력하는 어드레스 지연부; 및 상기 전달 제어 신호의 상태에 따라 상기 어드레스 신호와 상기 어드레스 지연부의 출력 중 어느 하나를 선택하여 내부 어드레스 신호로 출력하는 어드레스 선택부;를 포함함을 특징으로 한다.
여기서, 상기 전달 제어 신호는 애디티브 레이턴시 0의 정보를 포함하는 제 2 애디티브 레이턴시 정보를 갖는 신호이며, 상기 제 1 애디티브 레이턴시 정보는 애디티브 레이턴시 1~n(n은 2 이상의 자연수)의 정보를 포함함이 바람직하다. 특히, 상기 전달 제어 신호는 애디티브 레이턴시 0에 대응되는 신호임이 바람직하다.
그리고, 상기 어드레스 전달 제어부는 상기 전달 제어 신호가 디스에이블될 때 상기 어드레스 신호를 상기 어드레스 지연부로 전달함이 바람직하다.
또한, 상기 어드레스 선택부는 상기 전달 제어 신호가 인에이블될 때 상기 어드레스 신호를 상기 내부 어드레스 신호로 출력하고, 상기 전달 제어 신호가 디스에이블될 때 상기 어드레스 지연부의 출력을 상기 내부 어드레스 신호로 출력함이 바람직하다.
한편, 상기 어드레스 전달 제어부는 상기 전달 제어 신호의 상태에 따라 상기 어드레스 신호의 전달 여부를 결정하는 스위치, 또는 상기 전달 제어 신호와 상기 어드레스 신호를 논리 조합하는 논리 게이트를 포함함이 바람직하다. 특히, 상기 논리 게이트는 상기 전달 제어 신호와 상기 리드 커맨드 신호를 노아 조합하는 노아 게이트임이 바람직하다.
그리고, 상기 어드레스 선택부는, 상기 전달 제어 신호의 상태에 따라 상기 어드레스 신호의 전달 여부를 결정하는 제 1 전달부; 및 상기 전달 제어 신호의 상태에 따라 상기 어드레스 지연부의 출력의 전달 여부를 결정하는 제 2 전달부;를 포함하며, 상기 전달 제어 신호에 의해 상기 제 1 및 제 2 전달부 중 어느 하나만 턴 온됨이 바람직하다.
여기서, 상기 제 1 및 제 2 전달부는 각각 상기 전달 제어 신호에 의해 동작이 제어되는 제 1 및 제 2 전송 게이트를 포함함이 바람직하다. 상기 어드레스 전달 제어부가 노아 게이트를 포함하는 경우, 상기 제 1 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 전송 게이트를 포함하며, 상기 제 2 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 3상 인버터를 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 또 다른 면에 따른 반도체 메모리 장치는, 소정 커맨드를 제 1 애디티브 레이턴시 정보에 따라 지연하는 애디티브 레이턴시 지연부; 상기 커맨드와 애디티브 레이턴시 지연부의 출력 중 어느 하나를 선택하는 커맨드 선택부; 리드 동작시 상기 커맨드 선택부의 출력을 카스 레이턴시 정보에 따라 지연하는 카스 레이턴시 지연부; 및 전달 제어 신호의 상태에 따라서 상기 커맨드를 상기 애디티브 레이턴시 지연부에 전달하는 것을 제어하는 커맨드 전달 제어부;를 포함함을 특징으로 한다.
여기서, 상기 커맨드는 리드 커맨드와 라이트 커맨드 중 어느 하나임이 바람직하다.
또한, 상기 제 1 애디티브 정보는 애디티브 레이턴시 1~n(n은 2 이상의 자연수)의 정보를 포함하며, 상기 전달 제어 신호는 애디티브 레이턴시 0의 정보를 포함하는 제 2 애디티브 레이턴시 정보를 가진 신호임이 바람직하다. 특히, 상기 전달 제어 신호는 애디티브 레이턴시 0에 대응되는 신호임이 바람직하다.
그리고, 상기 커맨드 전달 제어부는 상기 전달 제어 신호가 디스에이블될 때 상기 커맨드를 상기 애디티브 레이턴시 지연부로 전달함이 바람직하다.
또한, 상기 커맨드 선택부는 상기 커맨드가 상기 커맨드 전달 제어부를 통해 상기 애디티브 레이턴시 지연부로 전달될 때 상기 애디티브 레이턴시 지연부의 출력을 선택함이 바람직하다.
한편, 상기 커맨드 전달 제어부는 상기 전달 제어 신호의 상태에 따라 상기 커맨드의 전달 여부를 결정하는 스위치, 또는 상기 전달 제어 신호와 상기 커맨드를 논리 조합하는 논리 게이트를 포함함이 바람직하다. 특히, 상기 논리 게이트는 상기 전달 제어 신호와 상기 커맨드를 노아 조합하는 노아 게이트임이 바람직하다.
그리고, 상기 커맨드 선택부는 상기 커맨드가 상기 커맨드 전달 제어부를 통해 상기 애디티브 레이턴시 지연부로 전달되는 것이 차단될 때 상기 커맨드를 선택하고, 상기 커맨드가 상기 커맨드 전달 제어부를 통해 상기 애디티브 레이턴시 지연부로 전달될 때 상기 애디티브 레이턴시 지연부의 출력을 선택함이 바람직하다. 이러한 상기 커맨드 선택부는 상기 전달 제어 신호의 상태에 따라 상기 커맨드와 상기 애디티브 레이턴시 지연부의 출력 중 어느 하나를 선택함이 바람직하다.
상기 커맨드 선택부는, 상기 전달 제어 신호의 상태에 따라 상기 커맨드의 전달 여부를 결정하는 제 1 전달부; 및 상기 전달 제어 신호의 상태에 따라 상기 애디티브 레이턴시 지연부의 출력의 전달 여부를 결정하는 제 2 전달부;를 포함하며, 상기 전달 제어 신호에 의해 상기 제 1 및 제 2 전달부 중 어느 하나만 턴 온됨이 바람직하다.
여기서, 상기 제 1 및 제 2 전달부는 각각 상기 전달 제어 신호에 의해 동작이 제어되는 제 1 및 제 2 전송 게이트를 포함함이 바람직하다. 상기 커맨드 전달 제어부가 노아 게이트를 포함하는 경우, 상기 제 1 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 전송 게이트를 포함하며, 상기 제 2 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 3상 인버터를 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 또 다른 면에 따른 반도체 메모리 장치는, 소정 어드레스를 제 1 애디티브 레이턴시 정보에 따라 지연하는 애디티브 레이턴시 지연부; 상기 어드레스와 애디티브 레이턴시 지연부의 출력 중 어느 하나를 선택하는 어드레스 선택부; 리드 동작시 상기 어드레스 선택부의 출력을 카스 레이턴시 정보에 따라 지연하는 카스 레이턴시 지연부; 및 전달 제어 신호의 상태에 따라서 상기 어드레스를 상기 애디티브 레이턴시 지연부에 전달하는 것을 제어하는 어드레스 전달 제어부;를 포함함을 특징으로 한다.
여기서, 상기 제 1 애디티브 정보는 애디티브 레이턴시 1~n(n은 2 이상의 자연수)의 정보를 포함하며, 상기 전달 제어 신호는 애디티브 레이턴시 0의 정보를 포함하는 제 2 애디티브 레이턴시 정보를 가진 신호임이 바람직하다. 특히, 상기 전달 제어 신호는 애디티브 레이턴시 0에 대응되는 신호임이 바람직하다.
그리고, 상기 어드레스 전달 제어부는 상기 전달 제어 신호가 디스에이블될 때 상기 어드레스를 상기 애디티브 레이턴시 지연부로 전달함이 바람직하다.
또한, 상기 어드레스 선택부는 상기 어드레스가 상기 어드레스 전달 제어부를 통해 상기 애디티브 레이턴시 지연부로 전달될 때 상기 애디티브 레이턴시 지연부의 출력을 선택함이 바람직하다.
한편, 상기 어드레스 전달 제어부는 상기 전달 제어 신호의 상태에 따라 상 기 어드레스의 전달 여부를 결정하는 스위치, 또는 상기 전달 제어 신호와 상기 어드레스를 논리 조합하는 논리 게이트를 포함함이 바람직하다. 특히, 상기 논리 게이트는 상기 전달 제어 신호와 상기 어드레스를 노아 조합하는 노아 게이트임이 바람직하다.
그리고, 상기 어드레스 선택부는 상기 어드레스가 상기 어드레스 전달 제어부를 통해 상기 애디티브 레이턴시 지연부로 전달되는 것이 차단될 때 상기 어드레스를 선택하고, 상기 어드레스가 상기 어드레스 전달 제어부를 통해 상기 애디티브 레이턴시 지연부로 전달될 때 상기 애디티브 레이턴시 지연부의 출력을 선택함이 바람직하다. 이러한 상기 어드레스 선택부는 상기 전달 제어 신호의 상태에 따라 상기 어드레스와 상기 애디티브 레이턴시 지연부의 출력 중 어느 하나를 선택함이 바람직하다.
상기 어드레스 선택부는, 상기 전달 제어 신호의 상태에 따라 상기 어드레스의 전달 여부를 결정하는 제 1 전달부; 및 상기 전달 제어 신호의 상태에 따라 상기 애디티브 레이턴시 지연부의 출력의 전달 여부를 결정하는 제 2 전달부;를 포함하며, 상기 전달 제어 신호에 의해 상기 제 1 및 제 2 전달부 중 어느 하나만 턴 온됨이 바람직하다.
여기서, 상기 제 1 및 제 2 전달부는 각각 상기 전달 제어 신호에 의해 동작이 제어되는 제 1 및 제 2 전송 게이트를 포함함이 바람직하다. 상기 어드레스 전달 제어부가 노아 게이트를 포함하는 경우, 상기 제 1 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 전송 게이트를 포함하며, 상기 제 2 전달부는 상기 전 달 제어 신호에 의해 동작이 제어되는 3상 인버터를 포함함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명은 애디티브 레이턴시가 0일 때 애디티브 레이턴시에 대응하여 신호를 지연시키는 지연부로 커맨드 및 어드레스를 각각 전달하지 않는 동시에 상기 커맨드 및 어드레스를 각각 하나의 전달 소자를 거쳐 내부 커맨드 및 내부 어드레스로 출력하는 구성을 갖는다.
구체적으로, 본 발명의 반도체 메모리 장치는 도 2에 도시된 바와 같이, 외부 커맨드 CMD를 디코딩하여 리드 커맨드 신호 RD와 라이트 커맨드 신호 WT 중 어느 하나를 출력하는 커맨드 디코더(20), 리드 커맨드 신호 RD를 애디티브 래이턴시와 카스 레이턴시에 대응되게 선택적으로 지연시켜 내부 리드 커맨드 신호 IRD로 출력하는 리드 커맨드 경로 회로, 및 라이트 커맨드 신호 WT를 애디티브 래이턴시에 대응되게 선택적으로 지연시켜 내부 라이트 커맨드 신호 IWT로 출력하는 라이트 커맨드 경로 회로를 포함한다.
리드 커맨드 경로 회로는 리드 커맨드 전달 제어부(21), 지연부(22), 리드 커맨드 선택부(23), 및 CL 지연부(24)로 구성될 수 있다.
리드 커맨드 전달 제어부(21)는 커맨드 디코더(20)에서 출력되는 리드 커맨드 신호 RD를 입력받으며, 리드 커맨드 신호 RD의 지연을 제어하기 위한 전달 제어 신호 CTRL에 의해 리드 커맨드 신호 RD의 전달을 제어한다.
여기서, 전달 제어 신호 CTRL는 테스트 신호 또는 애디티브 레이턴시 정보를 가진 신호 등일 수 있으며, 애디티브 레이턴시 0의 정보를 가진 신호를 이용하여 실시할 수 있다. 또한, 전달 제어 신호 CTRL는 애디티브 레이턴시 0에 대응되는 AL<0> 자체가 될 수도 있다. 이러한 전달 제어 신호 CTRL는 애디티브 레이턴시가 0으로 세팅될 때 인에이블되고 애디티브 레이턴시가 0이 아닐 때 디스에이블됨이 바람직하다.
이와 같이 리드 커맨드 신호 RD의 전달을 제어하는 리드 커맨드 전달 제어부(21)는 전달 제어 신호 CTRL와 리드 커맨드 신호 RD를 논리 조합하는 논리 게이트로 구성될 수 있으며, 상기 논리 게이트는 전달 제어 신호 CTRL와 리드 커맨드 신호 RD를 노아 조합하는 노아 게이트(NR2)임이 바람직하다. 또한, 리드 커맨드 전달 제어부(21)는 전달 제어 신호 CTRL의 상태에 따라 리드 커맨드 신호 RD의 전달 여부를 결정하는 스위치로 구성될 수도 있다.
지연부(22)는 리드 커맨드 전달 제어부(21)의 출력을 애디티브 레이턴시 정보에 대응되게 지연시켜 출력한다.
여기서, 지연부(22)는 애디티브 레이턴시 0을 제외한 소정 값에 일대일 대응되는 신호들 AL<1:n>(여기서, 'n'은 2 이상의 자연수) 중 인에이블되는 신호에 대응하여 리드 커맨드 신호 RD를 지연시켜 출력한다. 예를 들어, EMRS에서 애디티브 레이턴시가 1로 세팅되는 경우, AL<1>가 인에이블되어 리드 커맨드 신호 RD가 애디티브 레이턴시 1에 대응되게 지연되어 출력된다.
리드 커맨드 선택부(23)는 전달 제어 신호 CTRL의 상태에 따라 리드 커맨드 신호 RD와 지연부(22)의 출력 중 어느 하나를 선택한다.
여기서, 전달 제어 신호 CTRL가 애디티브 레이턴시 0의 정보를 가진 신호 AL<0>인 경우, 리드 커맨드 선택부(23)는 제어 신호 CTRL, 즉, 애디티브 레이턴시 신호 AL<0>가 인에이블될 때 리드 커맨드 신호 RD를 전달하고, 애디티브 레이턴시 신호 AL<0>가 디스에이블될 때 지연부(22)에서 출력되는 신호를 전달한다.
이와 같이 리드 커맨드 신호 RD와 지연부(22)의 출력 중 어느 하나를 선택하는 리드 커맨드 선택부(23)는 애디티브 레이턴시 신호 AL<0>를 반전하는 인버터(IV3), 및 애디티브 레이턴시 신호 AL<0>와 인버터(IV3)의 출력 신호의 상태에 따라 리드 커맨드 신호 RD와 지연부(22)의 출력의 전달을 각각 제어하는 두 전달부로 구성될 수 있다.
그리고, 상기 두 전달부는 각각 전송 게이트로 구성될 수 있으며, 특히, 리드 커맨드 전달 제어부가 노아 게이트(NR2)로 구성되는 경우, 상기 두 전달부 중 리드 커맨드 신호 RD의 전달을 제어하는 전달부는 전송 게이트(TG1)로 구성될 수 있으며, 지연부(22)의 출력의 전달을 제어하는 전달부는 3상 인버터(TIV1)로 구성될 수 있다.
CL 지연부(24)는 상기 선택된 신호를 카스 레이턴시에 대응되게 지연시켜 내부 리드 커맨드 신호 IRD로 출력한다.
여기서, CL 지연부(24)는 카스 레이턴시 정보에 일대일 대응되는 신호들 CL<0:m>(여기서, 'm'은 1 이상의 자연수) 중 인에이블되는 신호에 대응하여 리드 커맨드 선택부(23)의 출력을 지연시켜 내부 리드 커맨드 신호 IRD로 출력한다. 예를 들어, MRS에서 카스 레이턴시가 3으로 세팅되는 경우, CL<3>이 인에이블되어 리 드 커맨드 선택부(23)의 출력이 카스 레이턴시 3에 대응되게 지연되어 내부 리드 커맨드 신호 IRD로 출력된다.
다음, 라이트 커맨드 경로 회로는 라이트 커맨드 전달 제어부(25), 지연부(26), 및 라이트 커맨드 선택부(27)로 구성될 수 있다.
라이트 커맨드 전달 제어부(25)는 커맨드 디코더(20)에서 출력되는 라이트 커맨드 신호 WT를 입력받으며, 라이트 커맨드 신호 WT의 지연을 제어하기 위한 전달 제어 신호 CTRL에 의해 라이트 커맨드 신호 WT의 전달을 제어한다.
여기서, 라이트 커맨드 전달 제어부(25)는 리드 커맨드 전달 제어부(21)와 동일하게 논리 게이트 또는 스위치로 구성될 수 있으며, 상기 논리 게이트는 노아 게이트(NR3)임이 바람직하다.
그리고, 지연부(26)는 애디티브 레이턴시 신호들 AL<1:n> 중 인에이블되는 신호에 대응하여 라이트 커맨드 신호 WT를 지연시켜 출력한다.
또한, 라이트 커맨드 선택부(27)는 전달 제어 신호 CTRL의 상태에 따라 라이트 커맨드 신호 WT와 지연부(26)의 출력 중 어느 하나를 선택하여 내부 라이트 커맨드 신호 IWT로 출력한다.
이때, 전달 제어 신호 CTRL가 애디티브 레이턴시 0의 정보를 가진 신호 AL<0>인 경우, 라이트 커맨드 선택부(27)는 제어 신호 CTRL, 즉, 애디티브 레이턴시 신호 AL<0>가 인에이블 상태일 때 라이트 커맨드 신호 WT를 내부 라이트 커맨드 신호 IWT로 출력하고, 애디티브 레이턴시 신호 AL<0>가 디스에이블 상태일 때 지연부(26)에서 출력되는 신호를 내부 라이트 커맨드 신호 IWT로 출력한다.
이와 같이 라이트 커맨드 신호 WT와 지연부(26)의 출력 중 어느 하나를 선택하는 라이트 커맨드 선택부(27)는 애디티브 레이턴시 신호 AL<0>를 반전하는 인버터(IV4), 및 애디티브 레이턴시 신호 AL<0>와 인버터(IV4)의 출력 신호의 상태에 따라 라이트 커맨드 신호 WT와 지연부(26)의 출력의 전달을 각각 제어하는 두 전달부로 구성될 수 있다.
상기 두 전달부는 각각 전송 게이트로 구성될 수 있으며, 특히 라이트 커맨드 전달 제어부(25)가 노아 게이트(NR3)로 구성되는 경우, 상기 두 전달부 중 라이트 커맨드 신호 WT의 전달을 제어하는 전달부는 전송 게이트(TG2)로 구성될 수 있으며, 지연부(26)의 출력의 전달을 제어하는 전달부는 3상 인버터(TIV2)로 구성될 수 있다.
또한, 본 발명의 반도체 메모리 장치는 도 3에 도시된 바와 같이, 외부 어드레스를 버퍼링하는 어드레스 버퍼(30), 제어 신호 CTRL의 상태에 따라 상기 버퍼링된 어드레스 신호의 전달을 제어하는 어드레스 전달 제어부(31), 어드레스 전달 제어부(31)에서 전달된 신호를 애디티브 레이턴시 정보에 대응되게 지연시켜 출력하는 지연부(32), 및 제어 신호 CTRL의 상태에 따라 상기 버퍼링된 어드레스 신호와 지연부(32)의 출력 중 어느 하나를 선택하여 내부 어드레스 신호 IADDR로 출력하는 어드레스 선택부(33)를 포함한다.
여기서, 어드레스 전달 제어부(31)는 도 2의 리드 커맨드 전달 제어부(21) 및 라이트 커맨드 전달 제어부(25)와 동일하게 논리 게이트 또는 스위치로 구성될 수 있다.
그리고, 지연부(32)는 도 2의 각 지연부(22,26)와 동일한 구성을 가질 수 있으며, 어드레스 선택부(33)도 도 2의 리드 커맨드 선택부(23) 및 라이트 커맨드 선택부(27)와 동일한 구성을 가질 수 있다.
이하, 도 2 및 도 3을 참조하여 본 발명의 반도체 메모리 장치의 리드 동작을 일 예로 들어 상세히 살펴보면 아래와 같다. 여기서, 제어 신호 CTRL는 애디티브 레이턴시 신호 AL<0>임을 가정한다.
우선, 도 2에 도시된 바와 같이, 애디티브 레이턴시가 0인 경우 노아 게이트(NR2)로 인에이블된 제어 신호 CTRL가 입력됨에 따라 지연부(22)로 리드 커맨드 신호 RD가 전달되지 않는다.
그리고, 제어 신호 CTRL가 인에이블됨에 따라 전송 게이트(TG1)가 턴 온되어 리드 커맨드 RD가 최대한 빠르게 CL 지연부(24)로 입력될 수 있다.
반면에, 애디티브 레이턴시가 0이 아닌 경우 제어 신호 CTRL가 디스에이블됨에 따라 리드 커맨드 RD가 지연부(22)로 입력되어 애디티브 레이턴시 정보에 대응되게 지연되어 출력된다.
그리고, 디스에이블된 제어 신호 CTRL에 의해 3상 인버터(TIV1)가 턴 온됨에 따라 지연부(22)를 통해 지연된 신호가 CL 지연부(24)로 전달된다.
한편, 외부 커맨드 CMD가 상기와 같은 경로로 전달될 때, 외부 어드레스 ADDR도 커맨드 CMD와 동일하게 애디티브 레이턴시 정보에 따라 지연되어 내부 어드레스 신호 IADDR로 출력된다.
즉, 도 3에 도시된 바와 같이, 어드레스 버퍼(30)를 통해 버퍼링된 어드레스 신호는 애디티브 레이턴시가 0일 때 전송 게이트(TG3)를 거쳐 내부 어드레스 신호 IADDR로 출력되고, 애디티브 레이턴시가 0이 아닐 때 노아 게이트(NR4), 지연부(32), 및 3상 인버터(TIV3)를 거쳐 내부 어드레스 신호 IADDR로 출력된다. 여기서, 내부 어드레스 신호 IADDR는 리드 동작시 카스 레이턴시 지연을 거쳐 발생하나, 설명의 편의상 이에 대한 설명은 생략하기로 한다.
이와 같이 애디티브 레이턴시 및 카스 레이턴시 지연된 리드 커맨드와 어드레스는 래치(도시되지 않음)를 거쳐 어드레스 정보를 가진 리드 신호로 출력되고, 상기 리드 신호에 의해 해당 메모리 셀의 데이터가 외부로 전달된다.
이상에서 살펴본 바와 같이, 본 발명의 반도체 메모리 장치는 커맨드 및 어드레스를 애디티브 레이턴시 정보에 대응되게 선택적으로 지연시키기 위해 하나의 노아 게이트(예컨대, NR2), 하나의 지연부(예컨대, 22), 및 두 전달 소자(예컨대, TG1,TIV1) 만으로 구성되므로, 레이아웃 면적이 줄어들 수 있는 효과가 있다.
또한, 본 발명의 반도체 메모리 장치는 애디티브 레이턴시가 0일 때 노아 게이트(예컨대, NR2)와 전달 소자(예컨대, TG1)만이 동작하고, 애디티브 레이턴시가 0이 아닐 때 노아 게이트(예컨대, NR2), AL 지연부(예컨대, 22), 및 전달 소자(예컨대, TIV1) 만이 동작하므로, 불필요한 전류 소모가 줄어드는 효과가 있다.
아울러, 본 발명의 반도체 메모리 장치는 애디티브 레이턴시가 0일 때 커맨드 및 어드레스가 하나의 전달 소자(예컨대, TG1)만을 거쳐 전달되므로, 커맨드 및 어드레스를 최대한 빠른 속도로 내부로 전달할 수 있는 효과가 있다.
본 발명은 커맨드 및 어드레스를 애디티브 레이턴시 정보에 대응되게 선택적으로 지연시키기 위해 턴 온되는 소자의 수를 최소로 함에 따라 상기 지연 제어 동작에 따른 전류 소모를 최소화할 수 있는 효과가 있다.
또한, 본 발명은 커맨드 및 어드레스를 애디티브 레이턴시 정보에 대응되게 선택적으로 지연시키고자 할 때 불필요한 로직을 제거함으로써, 상기 소자들이 차지하는 레이아웃 면적을 줄일 수 있는 효과가 있다.
아울러, 본 발명은 애디티브 레이턴시가 0일 때 커맨드 및 어드레스를 각각 하나의 전달 소자만을 거치게 함으로써, 상기 커맨드 및 어드레스의 지연을 최소로 할 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (60)

  1. 리드 커맨드 신호가 입력되고, 상기 리드 커맨드 신호의 지연을 제어하기 위한 전달 제어 신호에 의하여 상기 리드 커맨드 신호의 전달을 제어하는 리드 커맨드 전달 제어부;
    상기 리드 커맨드 전달 제어부의 출력을 제 1 애디티브 레이턴시 정보에 대응되게 지연시켜 출력하는 리드 커맨드 지연부; 및
    상기 전달 제어 신호의 상태에 따라 상기 리드 커맨드 신호와 상기 리드 커맨드 지연부의 출력 중 어느 하나를 선택하여 내부 리드 커맨드 신호로 출력하는 리드 커맨드 선택부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 전달 제어 신호는 애디티브 레이턴시 0의 정보를 포함하는 제 2 애디티브 레이턴시 정보를 갖는 신호이며, 상기 제 1 애디티브 레이턴시 정보는 애디티브 레이턴시 1~n(n은 2 이상의 자연수)의 정보를 포함함을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 전달 제어 신호는 애디티브 레이턴시 0에 대응되는 신호임을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 리드 커맨드 전달 제어부는 상기 전달 제어 신호가 디스에이블될 때 상기 리드 커맨드 신호를 상기 리드 커맨드 지연부로 전달함을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 리드 커맨드 선택부는 상기 전달 제어 신호가 인에이블될 때 상기 리드 커맨드 신호를 상기 내부 리드 커맨드 신호로 출력하고, 상기 전달 제어 신호가 디스에이블될 때 상기 리드 커맨드 지연부의 출력을 상기 내부 리드 커맨드 신호로 출력함을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 리드 커맨드 전달 제어부는 상기 전달 제어 신호의 상태에 따라 상기 리드 커맨드 신호의 전달 여부를 결정하는 스위치를 포함함을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 리드 커맨드 전달 제어부는 상기 전달 제어 신호와 상기 리드 커맨드 신호를 논리 조합하는 논리 게이트를 포함함을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 논리 게이트는 상기 전달 제어 신호와 상기 리드 커맨드 신호를 노아 조합하는 노아 게이트임을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 리드 커맨드 선택부는,
    상기 전달 제어 신호의 상태에 따라 상기 리드 커맨드 신호의 전달 여부를 결정하는 제 1 전달부; 및
    상기 전달 제어 신호의 상태에 따라 상기 리드 커맨드 지연부의 출력의 전달 여부를 결정하는 제 2 전달부;를 포함하며,
    상기 전달 제어 신호에 의해 상기 제 1 및 제 2 전달부 중 어느 하나만 턴 온됨을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 전달부는 각각 상기 전달 제어 신호에 의해 동작이 제어되는 제 1 및 제 2 전송 게이트를 포함함을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제 1 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 전송 게이트를 포함하며, 상기 제 2 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 3상 인버터를 포함함을 특징으로 하는 반도체 메모리 장치.
  12. 라이트 커맨드 신호가 입력되고, 상기 라이트 커맨드 신호의 지연을 제어하기 위한 전달 제어 신호에 의하여 상기 라이트 커맨드 신호의 전달을 제어하는 라이트 커맨드 전달 제어부;
    상기 라이트 커맨드 전달 제어부의 출력을 제 1 애디티브 레이턴시 정보에 대응되게 지연시켜 출력하는 라이트 커맨드 지연부; 및
    상기 전달 제어 신호의 상태에 따라 상기 라이트 커맨드 신호와 상기 라이트 커맨드 지연부의 출력 중 어느 하나를 선택하여 내부 라이트 커맨드 신호로 출력하는 라이트 커맨드 선택부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 전달 제어 신호는 애디티브 레이턴시 0의 정보를 포함하는 제 2 애디티브 레이턴시 정보를 갖는 신호이며, 상기 제 1 애디티브 레이턴시 정보는 애디티브 레이턴시 1~n(n은 2 이상의 자연수)의 정보를 포함함을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 전달 제어 신호는 애디티브 레이턴시 0에 대응되는 신호임을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 라이트 커맨드 전달 제어부는 상기 전달 제어 신호가 디스에이블될 때 상기 라이트 커맨드 신호를 상기 라이트 커맨드 지연부로 전달함을 특징으로 하는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 라이트 커맨드 선택부는 상기 전달 제어 신호가 인에이블될 때 상기 라이트 커맨드 신호를 상기 내부 라이트 커맨드 신호로 출력하고, 상기 전달 제어 신호가 디스에이블될 때 상기 라이트 커맨드 지연부의 출력을 상기 내부 라이트 커맨드 신호로 출력함을 특징으로 하는 반도체 메모리 장치.
  17. 제 12 항에 있어서,
    상기 라이트 커맨드 전달 제어부는 상기 전달 제어 신호의 상태에 따라 상기 라이트 커맨드 신호의 전달 여부를 결정하는 스위치를 포함함을 특징으로 하는 반도체 메모리 장치.
  18. 제 12 항에 있어서,
    상기 라이트 커맨드 전달 제어부는 상기 전달 제어 신호와 상기 라이트 커맨 드 신호를 논리 조합하는 논리 게이트를 포함함을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 논리 게이트는 상기 전달 제어 신호와 상기 라이트 커맨드 신호를 노아 조합하는 노아 게이트임을 특징으로 하는 반도체 메모리 장치.
  20. 제 12 항에 있어서,
    상기 라이트 커맨드 선택부는,
    상기 전달 제어 신호의 상태에 따라 상기 라이트 커맨드 신호의 전달 여부를 결정하는 제 1 전달부; 및
    상기 전달 제어 신호의 상태에 따라 상기 라이트 커맨드 지연부의 출력의 전달 여부를 결정하는 제 2 전달부;를 포함하며,
    상기 전달 제어 신호에 의해 상기 제 1 및 제 2 전달부 중 어느 하나만 턴 온됨을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 제 1 및 제 2 전달부는 각각 상기 전달 제어 신호에 의해 동작이 제어되는 제 1 및 제 2 전송 게이트를 포함함을 특징으로 하는 반도체 메모리 장치.
  22. 제 20 항에 있어서,
    상기 제 1 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 전송 게이트를 포함하며, 상기 제 2 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 3상 인버터를 포함함을 특징으로 하는 반도체 메모리 장치.
  23. 어드레스 신호가 입력되고, 상기 어드레스 신호의 지연을 제어하기 위한 전달 제어 신호에 의하여 상기 어드레스 신호의 전달을 제어하는 어드레스 전달 제어부;
    상기 어드레스 전달 제어부의 출력을 제 1 애디티브 레이턴시 정보에 대응되게 지연시켜 출력하는 어드레스 지연부; 및
    상기 전달 제어 신호의 상태에 따라 상기 어드레스 신호와 상기 어드레스 지연부의 출력 중 어느 하나를 선택하여 내부 어드레스 신호로 출력하는 어드레스 선택부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 전달 제어 신호는 애디티브 레이턴시 0의 정보를 포함하는 제 2 애디티브 레이턴시 정보를 갖는 신호이며, 상기 제 1 애디티브 레이턴시 정보는 애디티브 레이턴시 1~n(n은 2 이상의 자연수)의 정보를 포함함을 특징으로 하는 반도체 메모리 장치.
  25. 제 24 항에 있어서,
    상기 전달 제어 신호는 애디티브 레이턴시 0에 대응되는 신호임을 특징으로 하는 반도체 메모리 장치.
  26. 제 25 항에 있어서,
    상기 어드레스 전달 제어부는 상기 전달 제어 신호가 디스에이블될 때 상기 어드레스 신호를 상기 어드레스 지연부로 전달함을 특징으로 하는 반도체 메모리 장치.
  27. 제 25 항에 있어서,
    상기 어드레스 선택부는 상기 전달 제어 신호가 인에이블될 때 상기 어드레스 신호를 상기 내부 어드레스 신호로 출력하고, 상기 전달 제어 신호가 디스에이블될 때 상기 어드레스 지연부의 출력을 상기 내부 어드레스 신호로 출력함을 특징으로 하는 반도체 메모리 장치.
  28. 제 23 항에 있어서,
    상기 어드레스 전달 제어부는 상기 전달 제어 신호의 상태에 따라 상기 어드레스 신호의 전달 여부를 결정하는 스위치를 포함함을 특징으로 하는 반도체 메모리 장치.
  29. 제 23 항에 있어서,
    상기 어드레스 전달 제어부는 상기 전달 제어 신호와 상기 어드레스 신호를 논리 조합하는 논리 게이트를 포함함을 특징으로 하는 반도체 메모리 장치.
  30. 제 29 항에 있어서,
    상기 논리 게이트는 상기 전달 제어 신호와 상기 리드 커맨드 신호를 노아 조합하는 노아 게이트임을 특징으로 하는 반도체 메모리 장치.
  31. 제 23 항에 있어서,
    상기 어드레스 선택부는,
    상기 전달 제어 신호의 상태에 따라 상기 어드레스 신호의 전달 여부를 결정하는 제 1 전달부; 및
    상기 전달 제어 신호의 상태에 따라 상기 어드레스 지연부의 출력의 전달 여부를 결정하는 제 2 전달부;를 포함하며,
    상기 전달 제어 신호에 의해 상기 제 1 및 제 2 전달부 중 어느 하나만 턴 온됨을 특징으로 하는 반도체 메모리 장치.
  32. 제 31 항에 있어서,
    상기 제 1 및 제 2 전달부는 각각 상기 전달 제어 신호에 의해 동작이 제어되는 제 1 및 제 2 전송 게이트를 포함함을 특징으로 하는 반도체 메모리 장치.
  33. 제 31 항에 있어서,
    상기 제 1 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 전송 게이트를 포함하며, 상기 제 2 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 3상 인버터를 포함함을 특징으로 하는 반도체 메모리 장치.
  34. 소정 커맨드를 제 1 애디티브 레이턴시 정보에 따라 지연하는 애디티브 레이턴시 지연부;
    상기 커맨드와 애디티브 레이턴시 지연부의 출력 중 어느 하나를 선택하는 커맨드 선택부;
    리드 동작시 상기 커맨드 선택부의 출력을 카스 레이턴시 정보에 따라 지연하는 카스 레이턴시 지연부; 및
    전달 제어 신호의 상태에 따라서 상기 커맨드를 상기 애디티브 레이턴시 지연부에 전달하는 것을 제어하는 커맨드 전달 제어부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  35. 제 34 항에 있어서,
    상기 커맨드는 리드 커맨드와 라이트 커맨드 중 어느 하나임을 특징으로 하는 반도체 메모리 장치.
  36. 제 34 항에 있어서,
    상기 제 1 애디티브 정보는 애디티브 레이턴시 1~n(n은 2 이상의 자연수)의 정보를 포함하며, 상기 전달 제어 신호는 애디티브 레이턴시 0의 정보를 포함하는 제 2 애디티브 레이턴시 정보를 가진 신호임을 특징으로 하는 반도체 메모리 장치.
  37. 제 36 항에 있어서,
    상기 전달 제어 신호는 애디티브 레이턴시 0에 대응되는 신호임을 특징으로 하는 반도체 메모리 장치.
  38. 제 37 항에 있어서,
    상기 커맨드 전달 제어부는 상기 전달 제어 신호가 디스에이블될 때 상기 커맨드를 상기 애디티브 레이턴시 지연부로 전달함을 특징으로 하는 반도체 메모리 장치.
  39. 제 38 항에 있어서,
    상기 커맨드 선택부는 상기 커맨드가 상기 커맨드 전달 제어부를 통해 상기 애디티브 레이턴시 지연부로 전달될 때 상기 애디티브 레이턴시 지연부의 출력을 선택함을 특징으로 하는 반도체 메모리 장치.
  40. 제 34 항에 있어서,
    상기 커맨드 전달 제어부는 상기 전달 제어 신호의 상태에 따라 상기 커맨드의 전달 여부를 결정하는 스위치를 포함함을 특징으로 하는 반도체 메모리 장치.
  41. 제 34 항에 있어서,
    상기 커맨드 전달 제어부는 상기 전달 제어 신호와 상기 커맨드를 논리 조합하는 논리 게이트를 포함함을 특징으로 하는 반도체 메모리 장치.
  42. 제 41 항에 있어서,
    상기 논리 게이트는 상기 전달 제어 신호와 상기 커맨드를 노아 조합하는 노아 게이트임을 특징으로 하는 반도체 메모리 장치.
  43. 제 34 항에 있어서,
    상기 커맨드 선택부는 상기 커맨드가 상기 커맨드 전달 제어부를 통해 상기 애디티브 레이턴시 지연부로 전달되는 것이 차단될 때 상기 커맨드를 선택하고, 상기 커맨드가 상기 커맨드 전달 제어부를 통해 상기 애디티브 레이턴시 지연부로 전달될 때 상기 애디티브 레이턴시 지연부의 출력을 선택함을 특징으로 하는 반도체 메모리 장치.
  44. 제 43 항에 있어서,
    상기 커맨드 선택부는 상기 전달 제어 신호의 상태에 따라 상기 커맨드와 상 기 애디티브 레이턴시 지연부의 출력 중 어느 하나를 선택함을 특징으로 하는 반도체 메모리 장치.
  45. 제 44 항에 있어서,
    상기 커맨드 선택부는,
    상기 전달 제어 신호의 상태에 따라 상기 커맨드의 전달 여부를 결정하는 제 1 전달부; 및
    상기 전달 제어 신호의 상태에 따라 상기 애디티브 레이턴시 지연부의 출력의 전달 여부를 결정하는 제 2 전달부;를 포함하며,
    상기 전달 제어 신호에 의해 상기 제 1 및 제 2 전달부 중 어느 하나만 턴 온됨을 특징으로 하는 반도체 메모리 장치.
  46. 제 45 항에 있어서,
    상기 제 1 및 제 2 전달부는 각각 상기 전달 제어 신호에 의해 동작이 제어되는 제 1 및 제 2 전송 게이트를 포함함을 특징으로 하는 반도체 메모리 장치.
  47. 제 45 항에 있어서,
    상기 제 1 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 전송 게이트를 포함하며, 상기 제 2 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 3상 인버터를 포함함을 특징으로 하는 반도체 메모리 장치.
  48. 소정 어드레스를 제 1 애디티브 레이턴시 정보에 따라 지연하는 애디티브 레이턴시 지연부;
    상기 어드레스와 애디티브 레이턴시 지연부의 출력 중 어느 하나를 선택하는 어드레스 선택부;
    리드 동작시 상기 어드레스 선택부의 출력을 카스 레이턴시 정보에 따라 지연하는 카스 레이턴시 지연부; 및
    전달 제어 신호의 상태에 따라서 상기 어드레스를 상기 애디티브 레이턴시 지연부에 전달하는 것을 제어하는 어드레스 전달 제어부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  49. 제 48 항에 있어서,
    상기 제 1 애디티브 정보는 애디티브 레이턴시 1~n(n은 2 이상의 자연수)의 정보를 포함하며, 상기 전달 제어 신호는 애디티브 레이턴시 0의 정보를 포함하는 제 2 애디티브 레이턴시 정보를 가진 신호임을 특징으로 하는 반도체 메모리 장치.
  50. 제 49 항에 있어서,
    상기 전달 제어 신호는 애디티브 레이턴시 0에 대응되는 신호임을 특징으로 하는 반도체 메모리 장치.
  51. 제 50 항에 있어서,
    상기 어드레스 전달 제어부는 상기 전달 제어 신호가 디스에이블될 때 상기 어드레스를 상기 애디티브 레이턴시 지연부로 전달함을 특징으로 하는 반도체 메모리 장치.
  52. 제 51 항에 있어서,
    상기 어드레스 선택부는 상기 어드레스가 상기 어드레스 전달 제어부를 통해 상기 애디티브 레이턴시 지연부로 전달될 때 상기 애디티브 레이턴시 지연부의 출력을 선택함을 특징으로 하는 반도체 메모리 장치.
  53. 제 48 항에 있어서,
    상기 어드레스 전달 제어부는 상기 전달 제어 신호의 상태에 따라 상기 어드레스의 전달 여부를 결정하는 스위치를 포함함을 특징으로 하는 반도체 메모리 장치.
  54. 제 48 항에 있어서,
    상기 어드레스 전달 제어부는 상기 전달 제어 신호와 상기 어드레스를 논리 조합하는 논리 게이트를 포함함을 특징으로 하는 반도체 메모리 장치.
  55. 제 54 항에 있어서,
    상기 논리 게이트는 상기 전달 제어 신호와 상기 어드레스를 노아 조합하는 노아 게이트임을 특징으로 하는 반도체 메모리 장치.
  56. 제 48 항에 있어서,
    상기 어드레스 선택부는 상기 어드레스가 상기 어드레스 전달 제어부를 통해 상기 애디티브 레이턴시 지연부로 전달되는 것이 차단될 때 상기 어드레스를 선택하고, 상기 어드레스가 상기 어드레스 전달 제어부를 통해 상기 애디티브 레이턴시 지연부로 전달될 때 상기 애디티브 레이턴시 지연부의 출력을 선택함을 특징으로 하는 반도체 메모리 장치.
  57. 제 56 항에 있어서,
    상기 어드레스 선택부는 상기 전달 제어 신호의 상태에 따라 상기 어드레스와 상기 애디티브 레이턴시 지연부의 출력 중 어느 하나를 선택함을 특징으로 하는 반도체 메모리 장치.
  58. 제 56 항에 있어서,
    상기 어드레스 선택부는,
    상기 전달 제어 신호의 상태에 따라 상기 어드레스의 전달 여부를 결정하는 제 1 전달부; 및
    상기 전달 제어 신호의 상태에 따라 상기 애디티브 레이턴시 지연부의 출력 의 전달 여부를 결정하는 제 2 전달부;를 포함하며,
    상기 전달 제어 신호에 의해 상기 제 1 및 제 2 전달부 중 어느 하나만 턴 온됨을 특징으로 하는 반도체 메모리 장치.
  59. 제 58 항에 있어서,
    상기 제 1 및 제 2 전달부는 각각 상기 전달 제어 신호에 의해 동작이 제어되는 제 1 및 제 2 전송 게이트를 포함함을 특징으로 하는 반도체 메모리 장치.
  60. 제 58 항에 있어서,
    상기 제 1 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 전송 게이트를 포함하며, 상기 제 2 전달부는 상기 전달 제어 신호에 의해 동작이 제어되는 3상 인버터를 포함함을 특징으로 하는 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180013451A (ko) * 2016-07-29 2018-02-07 에스케이하이닉스 주식회사 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050011954A (ko) * 2003-07-24 2005-01-31 주식회사 하이닉스반도체 애디티브레이턴시를 갖는 반도체 메모리 소자
KR20050060844A (ko) * 2003-12-17 2005-06-22 주식회사 하이닉스반도체 어드레스 억세스타임을 줄일 수 있는 반도체 메모리 장치
KR20070036637A (ko) * 2005-09-29 2007-04-03 주식회사 하이닉스반도체 내부 어드레스 생성장치 및 그의 구동방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050011954A (ko) * 2003-07-24 2005-01-31 주식회사 하이닉스반도체 애디티브레이턴시를 갖는 반도체 메모리 소자
KR20050060844A (ko) * 2003-12-17 2005-06-22 주식회사 하이닉스반도체 어드레스 억세스타임을 줄일 수 있는 반도체 메모리 장치
KR20070036637A (ko) * 2005-09-29 2007-04-03 주식회사 하이닉스반도체 내부 어드레스 생성장치 및 그의 구동방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180013451A (ko) * 2016-07-29 2018-02-07 에스케이하이닉스 주식회사 반도체 장치
KR102471529B1 (ko) * 2016-07-29 2022-11-28 에스케이하이닉스 주식회사 반도체 장치

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