JP2007052910A - 同期式メモリ装置のウェーブパイプライン構造の出力回路 - Google Patents
同期式メモリ装置のウェーブパイプライン構造の出力回路 Download PDFInfo
- Publication number
- JP2007052910A JP2007052910A JP2006222547A JP2006222547A JP2007052910A JP 2007052910 A JP2007052910 A JP 2007052910A JP 2006222547 A JP2006222547 A JP 2006222547A JP 2006222547 A JP2006222547 A JP 2006222547A JP 2007052910 A JP2007052910 A JP 2007052910A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- response
- memory device
- frequency mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1069—I/O lines read out arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Landscapes
- Dram (AREA)
Abstract
【課題】同期式メモリ装置のウェーブパイプライン構造の出力回路を提供する。
【解決手段】ウェーブパイプライン構造の出力回路では、同期式メモリ装置の高周波モード時にデータを伝達する経路と、同期式メモリ装置の低周波モード時にデータを伝達する経路とが分離される。そして、高周波モード時のデータ出力経路に備えられるレジスタ数が減少し、かつレジスタのデータ入出力に関連する制御信号数も減少する。その結果、高周波モード時のデータ出力経路の負荷が減少し、これにより、高周波動作が向上し、かつ出力回路のチップ面積が縮小しうる。
【選択図】図4
【解決手段】ウェーブパイプライン構造の出力回路では、同期式メモリ装置の高周波モード時にデータを伝達する経路と、同期式メモリ装置の低周波モード時にデータを伝達する経路とが分離される。そして、高周波モード時のデータ出力経路に備えられるレジスタ数が減少し、かつレジスタのデータ入出力に関連する制御信号数も減少する。その結果、高周波モード時のデータ出力経路の負荷が減少し、これにより、高周波動作が向上し、かつ出力回路のチップ面積が縮小しうる。
【選択図】図4
Description
本発明は、同期式メモリ装置に係り、特に、ウェーブパイプライン構造を有する同期式メモリ装置の出力回路に関する。
一般的に、同期式メモリ装置では、データ出力経路を高速化するために、多様な形態のパイプライン構造が利用されている。そのうち、出力回路に複数のレジスタを使用するウェーブパイプライン構造は、回路が比較的に単純であり、かつ狭いチップの面積に具現が可能であり、高速化に有利であるという長所があって、同期式メモリ装置に多く利用される。一般的なパイプライン構造を有する従来の同期式メモリ装置の一例が、特許文献1に開示されている。
図1は、ウェーブパイプライン構造を有する従来の同期式メモリ装置を簡略に示すブロック図である。図1に示すように、ウェーブパイプライン構造を有する従来の同期式メモリ装置は、メモリセルアレイ11、ビットライン感知増幅部12、カラム選択ゲート部13、入出力ライン感知増幅部14、バーストオーダリング部15、及び、ウェーブパイプライン構造の出力回路16を備える。
ウェーブパイプライン構造の出力回路16は、メモリセルアレイ11から読み出されたデータが、ビットライン感知増幅部12、カラム選択ゲート部13、入出力ライン感知増幅部14、バーストオーダリング部15を経て並列に入力されるデータDATA_IN0ないしDATA_IN3を、複数のラッチ制御信号DL0ないしDL3に応答してラッチし、ラッチされたデータを複数の出力制御信号CDQ_F/CDQ_Sに応答して出力データDATA_OUTとして出力する。出力データDATA_OUTは、出力バッファ(図示せず)及び出力ピン(図示せず)を通じて外部に出力される。
図2は、図1に示すウェーブパイプライン構造の出力回路を詳細に示す回路図であり、図3は、前記出力回路の動作タイミング図である。
図2に示すように、出力回路16は、入力デマルチプレクサ211ないし214、レジスタ231ないし246、及び出力マルチプレクサ251ないし254を備えて構成される。ここでは、並列に入力されるデータDATA_INが4ビットであり、レジスタ数が16個である場合が示されている。
入力デマルチプレクサ211ないし214のそれぞれは、それぞれの入力データを受けて4個のラッチ制御信号DL0ないしDL3に応答して、対応する4個のレジスタに出力する。出力マルチプレクサ251ないし254のそれぞれは、対応する4個のレジスタにラッチされたデータを、対応する4個の第1出力制御信号CDQx_Fまたは4個の第2出力制御信号CDQx_S(xは、図示された数字)に応答してノード(DOFiまたはDOSi)に順次に出力する。例えば、入力デマルチプレクサ211は、入力データDATA_IN0を受けて、4個のラッチ制御信号DL0ないしDL3に応答して4個のレジスタ231ないし234に出力する。出力マルチプレクサ251は、4個のレジスタ231ないし234にラッチされたデータを、4個の第1出力制御信号CDQ0_F、CDQ2_F、CDQ4_F、CDQ6_Fに応答してノードDOFiに順次に出力する。
ノードDOFiのデータは、第1出力クロック信号CLKDQ_Fに応答して出力データDATA_OUTとして順次に出力され、ノードDOSiのデータは、第2出力クロック信号CLKDQ_Sに応答して出力データDATA_OUTとして順次に出力される。
一方、前述したようなウェーブパイプライン構造の出力回路内に含まれるレジスタ数は、最大CAS(Column Address Strobe)レイテンシーにより決定される。CASレイテンシーは、同期式メモリ装置に読み出し命令が印加されてからデータが外部に出力されるまでの動作クロックCLKのサイクル数を表す。
ところが、ウェーブパイプライン構造の出力回路は、高周波数から低周波数まで広範囲で動作すべきなので、出力回路内に含まれるレジスタ数が急増する。このようなレジスタ数の増加は、出力回路内でデータ出力経路の負荷を増加させ、高周波数の動作を制約し、かつ出力回路のチップの面積を拡大させる要因になる。
米国特許第5,384,737号明細書
したがって、本発明が解決しようとする技術的課題は、例えば、データ出力経路の負荷を減少させて高周波動作を向上させ、かつチップの面積を縮小させるウェーブパイプライン構造の出力回路を提供するところにある。
前記技術的課題を解決するための本発明の一実施形態に係るウェーブパイプライン構造の出力回路は、入力端を通じて入力されるデータを、複数のラッチ制御信号に応答してラッチし、ラッチされたデータを、複数の出力制御信号に応答して出力するデータ出力部と、前記同期式メモリ装置が高周波モードである時に、メモリセルアレイから読み出された読み出しデータを前記データ出力部の入力端に伝達する第1経路と、前記同期式メモリ装置が低周波モードである時に、前記読み出しデータを所定のクロックサイクル数だけ遅延させた後、前記データ出力部の入力端に伝達する第2経路と、を備えることを特徴とする。
望ましくは、前記第1経路には、前記高周波モード時に活性化される制御信号に応答して前記読み出しデータをラッチするラッチ回路と、前記ラッチ回路にラッチされたデータを受けて、前記データ出力部の入力端に出力する選択器とが配置される。望ましくは、前記第2経路には、前記低周波モード時に活性化される制御信号に応答して前記読み出しデータをラッチするラッチ回路と、前記ラッチ回路の出力端に直列で連結され、それぞれ入力端に入力されるデータを、1クロックサイクルだけ遅延させて出力する複数の遅延回路と、前記複数の遅延回路のうち最終段の遅延回路の出力信号を受けて前記データ出力部の入力端に出力する選択器とが配置される。望ましくは、前記遅延回路のそれぞれは、レジスタで構成される。
前記技術的課題を解決するための本発明の他の仕事実施形態に係るウェーブパイプライン構造の出力回路は、メモリセルアレイから読み出されたデータを入力端を通じて受けて、複数のラッチ制御信号に応答してラッチし、ラッチされたデータを複数の出力制御信号に応答して出力するデータ出力部と、前記同期式メモリ装置が高周波モードである時に、前記データ出力部から出力されたデータを出力端に伝達する第1経路と、前記同期式メモリ装置が低周波モードである時に、前記データ出力部から出力されたデータを、所定のクロックサイクル数ほど遅延させた後に前記出力端に伝達する第2経路と、を備えることを特徴とする。
望ましくは、前記第1経路には、前記高周波モード時に活性化される制御信号に応答して、前記データ出力部から出力されたデータをラッチするラッチ回路と、前記ラッチ回路にラッチされたデータを受けて前記出力端に出力する選択器とが配置される。望ましくは、前記第2経路には、前記低周波モード時に活性化される制御信号に応答して、前記データ出力部から出力されたデータをラッチするラッチ回路と、前記ラッチ回路の出力端に直列で連結され、それぞれ入力端に入力されるデータを1クロックサイクルだけ遅延させて出力する複数の遅延回路と、前記複数の遅延回路のうち最終段の遅延回路の出力信号を受けて前記出力端に出力する選択器とが配置される。望ましくは、前記遅延回路のそれぞれは、レジスタから構成される。
本発明と、本発明の動作上の利点及び本発明の実施によって解決される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
本発明に係るウェーブパイプライン構造の出力回路では、従来の出力回路に比べて高周波モード時に使用されるレジスタ数が減少し、かつレジスタのデータ入出力に関連する制御信号数も減少する。その結果、高周波モード時のデータ出力経路の負荷が減少し、これにより、高周波動作が向上し、かつ出力回路のチップ面積が縮小しうる。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ構成要素を示す。
図4は、本発明の第1実施形態に係るウェーブパイプライン構造の出力回路を示す回路図である。
図4に示すように、本発明の第1実施形態に係る出力回路は、同期式メモリ装置の高周波モード時にデータを伝達する第1経路471、472、473、474、同期式メモリ装置の低周波モード時にデータを伝達する第2経路491、492、493、494、及び第1経路471、472、473、474または第2経路491、492、493、494を経て入力されるデータを、ウェーブパイプライン方式で出力するデータ出力部400を備える。
第1経路471、472、473、474は、同期式メモリ装置が高周波モードである時に、メモリセルアレイ(図示せず)から読み出された読み出しデータDATA_IN0ないしDATA_IN3をデータ出力部400の入力端DI0ないしDI3に伝達する。第2経路491、492、493、494は、同期式メモリ装置が低周波モードである時に、メモリセルアレイから読み出された読み出しデータDATA_IN0ないしDATA_IN3を所定のクロックサイクル数だけ遅延させた後、データ出力部400の入力端DI0ないしDI3に伝達する。図4には、読み出しデータDATA_IN0ないしDATA_IN3が4ビットである場合が示されている。
データ出力部400は、第1経路471、472、473、474または第2経路491、492、493、494を経て、入力端DI0ないしDI3を通じて入力されるデータDATA_IN0ないしDATA_IN3を複数のラッチ制御信号DL0及びDL1に応答してラッチし、ラッチされたデータを複数の出力制御信号CDQx_F/CDQx_S(xは、図示された数字)に応答して、出力データDATA_OUTとして出力する。出力データDATA_OUTは、出力バッファ(図示せず)及び出力ピン(図示せず)を通じて外部に出力される。
さらに詳細には、第1経路471、472、473、474には、高周波モード制御信号HMにより制御されるラッチ4711及び選択器4811が備えられる。ラッチ4711は、高周波モード時に活性化される制御信号HMに応答して、読み出しデータDATA_IN0ないしDATA_IN3をラッチする。ラッチされたデータは、選択器4811を通じてデータ出力部400の入力端DI0ないしDI3に出力される。
第2経路491、492、493、494には、低周波モード制御信号LMにより制御されるラッチ4911、遅延制御クロック信号LMCKにより制御される複数の遅延回路4912、4913、及び選択器4811が備えられる。図4には、第2経路491、492、493、494に2個の遅延回路4912、4913が備えられている場合が示されている。ラッチ4911は、低周波モード時に活性化される制御信号LMに応答して、読み出しデータDATA_IN0ないしDATA_IN3をラッチする。遅延回路4912、4913は、直列に連結され、それぞれ入力端に入力されるデータを遅延制御クロック信号LMCKに応答して、1クロックサイクルだけ遅延させて出力する。遅延制御クロック信号LMCKは、図3に示すクロック信号CLKと同じ周期を有する信号である。
遅延回路4912、4913は、遅延制御クロック信号LMCKに応答して、自身の入力端に入力されるデータを保存するレジスタで構成されることが望ましい。しかし、遅延回路4912、4913は、他の多様な形態の回路から構成されうるということは明らかである。
高周波モードは、同期式メモリ装置内に含まれている遅延同期ループ回路が動作するモードと定義され、低周波モードは、遅延同期ループ回路が動作しないモードと定義されうる。しかし、クロック信号CLKの所定の周波数以上で動作するときを高周波モードと定義し、前記所定の周波数以下で動作するときを低周波モードと定義してもよい。
データ出力部400は、入力デマルチプレクサ411ないし414、レジスタ431ないし444、及び、出力マルチプレクサ451ないし454を備えて構成される。入力デマルチプレクサ411ないし414のそれぞれは、それぞれの入力端DI0ないしDI3を通じて入力されるデータを、2個のラッチ制御信号DL0、DL1に応答して対応する2個のレジスタに出力する。
すなわち、入力デマルチプレクサ411は、第1経路471または第2経路491を経て、入力端DI0を通じて入力されるデータDATA_IN0を2個のラッチ制御信号DL0、DL1に応答して、2個のレジスタ431、432に出力する。入力デマルチプレクサ412は、第1経路472または第2経路492を経て、入力端DI1を通じて入力されるデータDATA_IN1を2個のラッチ制御信号DL0、DL1に応答して、2個のレジスタ435、436に出力する。入力デマルチプレクサ413は、第1経路473または第2経路493を経て、入力端DI2を通じて入力されるデータDATA_IN2を2個のラッチ制御信号DL0、DL1に応答して、2個のレジスタ439、440に出力する。そして、入力デマルチプレクサ414は、第1経路474または第2経路494を経て、入力端DI3を通じて入力されるデータDATA_IN3を2個のラッチ制御信号DL0、DL1に応答して、2個のレジスタ443、444に出力する。
出力マルチプレクサ451ないし454のそれぞれは、対応する2個のレジスタにラッチされたデータを、対応する2個の第1出力制御信号CDQx_Fまたは2個の第2出力制御信号CDQx_Sに応答してノード(DOFiまたはDOSi)に順次に出力する。すなわち、出力マルチプレクサ451は、対応する2個のレジスタ431、432にラッチされたデータを、対応する2個の第1出力制御信号CDQ0_F、CDQ2_Fに応答してノードDOFiに順次に出力する。出力マルチプレクサ452は、対応する2個のレジスタ435、436にラッチされたデータを、対応する2個の第1出力制御信号CDQ1_F、CDQ3_Fに応答してノードDOFiに順次に出力する。出力マルチプレクサ453は、対応する2個のレジスタ439、440にラッチされたデータを、対応する2個の第2出力制御信号CDQ0_S、CDQ2_Sに応答してノードDOSiに順次に出力する。そして、出力マルチプレクサ454は、対応する2個のレジスタ443、444にラッチされたデータを、対応する2個の第2出力制御信号CDQ1_S、CDQ3_Sに応答してノードDOSiに順次に出力する。
ノードDOFiのデータは、第1出力クロック信号CLKDQ_Fに応答して出力データDATA_OUTとして順次に出力され、ノードDOSiのデータは、第2出力クロック信号CLKDQ_Sに応答して出力データDATA_OUTとして順次に出力される。
入力端DI0ないしDI3を通じて入力されるデータがレジスタ431ないし444に保存されることを制御するラッチ制御信号DL0、DL1と、レジスタ431ないし444に保存されたデータが出力されることを制御する出力制御信号CDQx_F/CDQx_Sとは、同期式メモリ装置のCAS(Column Address Strobe)レイテンシーCLと関連する。CASレイテンシーCLは、同期式メモリ装置に読み出し命令が印加されてからデータが外部に出力されるまでのクロックCLKのサイクル数を表す。
以上のように、本発明の好適な実施形態のウェーブパイプライン構造の出力回路では、高周波モード時にデータを伝達する経路と、低周波モード時にデータを伝達する経路とが分離される。そして、本発明の好適な実施形態のウェーブパイプライン構造の出力回路では、図2に示す従来のウェーブパイプライン構造の出力回路に比べて、それぞれの入力デマルチプレクサ411ないし414に対応して備えられるレジスタ数が4個から2個に減少する。したがって、従来の出力回路では、16個のレジスタが備えられる一方、本発明の好適な実施形態の出力回路では、8個のレジスタのみが備えられる。
以下、本発明に係るウェーブパイプライン構造の出力回路でレジスタ数が減少しうる理由を説明する。CASレイテンシーCLは、動作クロックCLKの周期tCCと、読み出し命令の印加後にデータが外部に出力されるまでの時間tAAとによって決定される。すなわち、CASレイテンシーCLは、tAAをtCCで割った値以上でなければならない。tAAは、同期式メモリ装置で物理的に固定される値であり、tCCは、ユーザにより変更可能な値である。
このように、tAAが物理的に固定されている状態で、高速動作のために、動作周波数は次第に増加するため(すなわち、動作クロックCLKの周期tCCは次第に短くなるため)、CASレイテンシーCLは次第に増加する。ところが、ウェーブパイプライン構造の出力回路では、低い動作周波数で高いCASレイテンシーを保証するためにレジスタが必要であり、レジスタ数は、最大CASレイテンシーにより決定される。
一般的に、ウェーブパイプライン構造の出力回路は、高周波数から低周波数まで広範囲で動作しなければならないため、出力回路で必要とするレジスタ数が非常に多い。例えば、tAAが16nsであり、最大動作周波数に対応するtCCが2nsであれば、最大CASレイテンシーは8であり、同期式メモリ装置がDDR(Double Data Rate)型である場合、必要なレジスタ数は、最大CASレイターン時の約2倍、すなわち、約16個である。
ところが、動作周波数によって実際に必要なレジスタ数は、最大CASレイテンシーCL*2から(tAA1/実際動作クロックの周期tCC)*2を引いた値に相当する。ここで、tAA1は、読み出し命令の印加後にデータがレジスタに保存されるまでの時間を表す。したがって、動作周波数によって実際に必要なレジスタ数は、最大CASレイテンシーCL*2(すなわち、読み出し命令の印加後にデータが外部に出力されるまでの動作クロックCLKのサイクル数の2倍)から、読み出し命令の印加後にデータがレジスタに保存されるまでの動作クロックサイクル数の2倍を引いた値に相当する。
したがって、動作クロックCLKの最低周波数で実際に必要なレジスタ数が最大になり、動作クロックCLKの最高周波数で実際に必要なレジスタ数が最小になる。もし、最大CASレイテンシーが8であり、tAA1が12nsであり、実際の動作クロックの周期tCCが3nsであれば、実際に必要なレジスタ数は約8個であり、約8個のレジスタが減少しうる。
したがって、本発明の好適な実施形態のウェーブパイプライン構造の出力回路では、前記のような原理を利用して、遅延同期ループ回路が動作する高周波モード時にデータを伝達する第1経路471、472、473、474と、遅延同期ループ回路が動作していない低周波モード時にデータを伝達する第2経路491、492、493、494とが分離される。そして、それぞれの入力デマルチプレクサ411ないし414に対応して備えられるレジスタ数が4個から2個に減少する。そして、減少したレジスタ数ほどの遅延回路4912、4913(レジスタから構成される)が、低周波モード時にデータを伝達する第2経路491、492、493、494に備えられる。
このような構成により、高周波モード時には、それぞれの入力デマルチプレクサ411ないし414に対応する2個のレジスタが使用され、合計で8個のレジスタが使用される。それに対し、低周波モード時には、第2経路に備えられる2個の遅延回路4912、4913(2個のレジスタ)と、それぞれの入力デマルチプレクサ411ないし414に対応する2個のレジスタとが共に使用される。すなわち、合計で16個のレジスタが使用される。
これにより、本発明に係る出力回路では、従来の出力回路に比べて高周波モード時に使用されるレジスタ数が減少し、かつラッチ制御信号DL0、DL1及び出力制御信号CDQ_F/CDQ_Sの数も減少する。その結果、高周波モード時のデータ出力経路の負荷が減少し、これにより、高周波動作が向上し、かつ出力回路のチップ面積が縮小しうる。
図5は、本発明の第2実施形態に係るウェーブパイプライン構造の出力回路を示す回路図である。
図5に示すように、本発明の第2実施形態に係る出力回路は、メモリセルアレイ(図示せず)から読み出されたデータDATA_IN0ないしDATA_IN3を受けて、ウェーブパイプライン方式で出力するデータ出力部500、同期式メモリ装置が高周波モードである時にデータ出力部500の出力データを出力端DOFi、DOSiに伝達する第1経路571、572、573、574、及び、同期式メモリ装置が低周波モードである時にデータ出力部500の出力データを所定のクロックサイクル数だけ遅延させた後、出力端DOFi、DOSiに伝達する第2経路591、592、593、594を備える。
本発明の第2実施形態に係る出力回路では、図4の第1実施形態と異なり、第1経路571、572、573、574及び第2経路591、592、593、594がデータ出力部500の後部に配置される。
データ出力部500は、入力デマルチプレクサ511ないし514、レジスタ531ないし544、及び出力マルチプレクサ551ないし554を備えて構成され、図4の第1実施形態に示すデータ出力部400の構成と同じである。
第1経路571、572、573、574には、高周波モード制御信号HMにより制御されるラッチ5711および選択器5811が備えられる。そして、第2経路591、592、593、594には、低周波モード制御信号LMにより制御されるラッチ5911、遅延制御クロック信号LMCKにより制御される複数の遅延回路5912、5913、及び選択器5811が備えられる。第1経路571、572、573、574及び第2経路591、592、593、594の構成は、図4の第1実施形態に示す第1経路471、472、473、474及び第2経路491、492、493、494の構成と同じである。
以上のように、本発明の第2実施形態に係る出力回路は、第1経路571、572、573、574及び第2経路591、592、593、594がデータ出力部500の後部に配置されることのみが図4の第1実施形態に係る出力回路と異なり、全体的な構成及び動作は、図4の第1実施形態に係る出力回路とほぼ同じである。したがって、ここでは、本発明の第2実施形態に係る出力回路の具体的な構成及び動作についての詳細な説明を省略する。
図6は、本発明の第3実施形態に係るウェーブパイプライン構造の出力回路を示す回路図である。
図6に示すように、本発明の第3実施形態に係る出力回路は、メモリセルアレイ(図示せず)から読み出されたデータDATA_IN0ないしDATA_IN3を受けて、ウェーブパイプライン方式で出力するデータ出力部600、同期式メモリ装置が高周波モードである時にデータ出力部600の出力データを出力端DOFi、DOSiに伝達する第1経路671、672、及び、同期式メモリ装置が低周波モードである時にデータ出力部600の出力データを所定のクロックサイクル数ほど遅延させた後、出力端DOFi、DOSiに伝達する第2経路691、692を備える。
本発明の第3実施形態に係る出力回路では、図5の第2実施形態と同様に、第1経路671、672及び第2経路691、692がデータ出力部600の後部に配置される。そして、図5の第2実施形態に係る出力回路では、それぞれ4個の第1経路571、572、573、574及び第2経路591、592、593、594が備えられている一方、第3実施形態に係る出力回路では、それぞれ2個の第1経路671、672及び第2経路691、692が備えられる。
第1経路671、672には、高周波モード制御信号HMにより制御されるラッチ6711及び選択器6811が備えられる。第2経路691、692には、低周波モード制御信号LMにより制御されるラッチ6911、遅延制御クロック信号LMCKにより制御される4個の遅延回路6912ないし6915、及び、選択器6811が備えられる。第1経路671、672の構成は、図5の第2実施形態に示す第1経路571、572、573、574と同じである。そして、第2経路691、692の構成は、内部に4個の遅延回路6912ないし6915が備えられるということだけが、図5の第2実施形態に示す第2経路591、592、593、594の構成と異なる。
データ出力部600は、入力デマルチプレクサ611ないし614、レジスタ631ないし644、及び出力マルチプレクサ651ないし654を備えて構成され、図5の第2実施形態に示すデータ出力部500の構成と同じである。
以上のように、本発明の第3実施形態に係る出力回路は、それぞれ2個の第1経路671、672及び第2経路691、692が備えられ、第2経路691、692に4個の遅延回路6912ないし6915が備えられるということだけが図5の第2実施形態に係る出力回路と異なり、全体的な構成及び動作は、図5の第2実施形態に係る出力回路とほぼ同じである。したがって、ここでは、第3実施形態に係る出力回路の具体的な構成及び動作についての詳細な説明を省略する。
以上、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使用されが、これは、単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点が理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想によって決まらねばならない。
本発明は、同期式メモリ装置、特に、ウェーブパイプライン構造を有する同期式メモリ装置に利用できる。
400 データ出力部
411ないし414 入力デマルチプレクサ
431ないし444 レジスタ
451ないし454 出力マルチプレクサ
471、472、473、474 第1経路
491、492、493、494 第2経路
4811 選択器
4911 ラッチ
4912、4913 遅延回路
DATA_IN0ないしDATA_IN3 読み出しデータ
DI0ないしDI3 入力端
LM 低周波モード制御信号
LMCK 遅延制御クロック信号
CLK クロック信号
DOFi ノード
CDQ_F、CDQ0_F、CDQ1_F、CDQ2_F、CDQ3_F 第1出力制御信号
CDQ_S、CDQ0_S、CDQ1_S、CDQ2_S、CDQ3_S 第2出力制御信号
CLKDQ_F 第1出力クロック信号
CLKDQ_S 第2出力クロック信号
DATA_OUT 出力データ
DL0、DL1 ラッチ制御信号
CDQ_F/CDQ_S 出力制御信号
CL CASレイテンシー
tCC 周期
tAA 時間
411ないし414 入力デマルチプレクサ
431ないし444 レジスタ
451ないし454 出力マルチプレクサ
471、472、473、474 第1経路
491、492、493、494 第2経路
4811 選択器
4911 ラッチ
4912、4913 遅延回路
DATA_IN0ないしDATA_IN3 読み出しデータ
DI0ないしDI3 入力端
LM 低周波モード制御信号
LMCK 遅延制御クロック信号
CLK クロック信号
DOFi ノード
CDQ_F、CDQ0_F、CDQ1_F、CDQ2_F、CDQ3_F 第1出力制御信号
CDQ_S、CDQ0_S、CDQ1_S、CDQ2_S、CDQ3_S 第2出力制御信号
CLKDQ_F 第1出力クロック信号
CLKDQ_S 第2出力クロック信号
DATA_OUT 出力データ
DL0、DL1 ラッチ制御信号
CDQ_F/CDQ_S 出力制御信号
CL CASレイテンシー
tCC 周期
tAA 時間
Claims (16)
- ウェーブパイプライン構造を有する同期式メモリ装置の出力回路において、
入力端を通じて入力されるデータを、複数のラッチ制御信号に応答してラッチし、ラッチされたデータを、複数の出力制御信号に応答して出力するデータ出力部と、
前記同期式メモリ装置が高周波モードである時に、メモリセルアレイから読み出された読み出しデータを前記データ出力部の入力端に伝達する第1経路と、
前記同期式メモリ装置が低周波モードである時に、前記読み出しデータを所定のクロックサイクル数だけ遅延させた後、前記データ出力部の入力端に伝達する第2経路と、
を備えることを特徴とする出力回路。 - 前記第1経路には、
前記高周波モード時に活性化される制御信号に応答して前記読み出しデータをラッチするラッチ回路と、
前記ラッチ回路にラッチされたデータを受けて、前記データ出力部の入力端に出力する選択器と、
が配置されていることを特徴とする請求項1に記載の出力回路。 - 前記第2経路には、
前記低周波モード時に活性化される制御信号に応答して前記読み出しデータをラッチするラッチ回路と、
前記ラッチ回路の出力端に直列で連結され、それぞれ入力端に入力されるデータを、1クロックサイクルほど遅延させて出力する複数の遅延回路と、
前記複数の遅延回路のうち、最終段の遅延回路の出力信号を受けて前記データ出力部の入力端に出力する選択器と、
が配置されていることを特徴とする請求項1に記載の出力回路。 - 前記遅延回路のそれぞれは、
遅延制御クロック信号に応答して、自身の入力端に入力されるデータを保存するレジスタを含むことを特徴とする請求項3に記載の出力回路。 - 前記遅延制御クロック信号は、前記同期式メモリ装置の動作クロック信号と同じ周期を有する信号であることを特徴とする請求項4に記載の出力回路。
- 前記高周波モードは、前記同期式メモリ装置内に備えられている遅延同期ループ回路が動作するモードであることを特徴とする請求項1に記載の出力回路。
- 前記低周波モードは、前記遅延同期ループ回路が動作しないモードであることを特徴とする請求項6に記載の出力回路。
- 前記データ出力部は、
複数のレジスタと、
前記第1経路または前記第2経路を経て、前記入力端を通じて入力されるデータを前記複数のラッチ制御信号に応答して、前記複数のレジスタに出力する入力デマルチプレクサと、
前記複数のレジスタにラッチされたデータを、前記複数の出力制御信号に応答して順次に出力する出力マルチプレクサと、
を備えることを特徴とする請求項1に記載の出力回路。 - ウェーブパイプライン構造を有する同期式メモリ装置の出力回路において、
メモリセルアレイから読み出されたデータを入力端を通じて受けて、複数のラッチ制御信号に応答してラッチし、ラッチされたデータを複数の出力制御信号に応答して出力するデータ出力部と、
前記同期式メモリ装置が高周波モードである時に、前記データ出力部から出力されたデータを出力端に伝達する第1経路と、
前記同期式メモリ装置が低周波モードである時に、前記データ出力部から出力されたデータを、所定のクロックサイクル数だけ遅延させた後に前記出力端に伝達する第2経路と、
を備えることを特徴とする出力回路。 - 前記第1経路には、
前記高周波モード時に活性化される制御信号に応答して、前記データ出力部から出力されたデータをラッチするラッチ回路と、
前記ラッチ回路にラッチされたデータを受けて前記出力端に出力する選択器と、
が配置されていることを特徴とする請求項9に記載の出力回路。 - 前記第2経路には、
前記低周波モード時に活性化される制御信号に応答して、前記データ出力部から出力されたデータをラッチするラッチ回路と、
前記ラッチ回路の出力端に直列で連結され、それぞれ入力端に入力されるデータを1クロックサイクルほど遅延させて出力する複数の遅延回路と、
前記複数の遅延回路のうち、最後端の遅延回路の出力信号を受けて前記出力端に出力する選択器と、
が配置されていることを特徴とする請求項9に記載の出力回路。 - 前記遅延回路のそれぞれは、
遅延制御クロック信号に応答して、自身の入力端に入力されるデータを保存するレジスタを備えることを特徴とする請求項11に記載の出力回路。 - 前記遅延制御クロック信号は、前記同期式メモリ装置の動作クロック信号と同じ周期を有する信号であることを特徴とする請求項12に記載の出力回路。
- 前記高周波モードは、前記同期式メモリ装置内に備えられている遅延同期ループ回路が動作するモードであることを特徴とする請求項9に記載の出力回路。
- 前記低周波モードは、前記遅延同期ループ回路が動作しないモードであることを特徴とする請求項14に記載の出力回路。
- 前記データ出力部は、
複数のレジスタと、
前記メモリセルアレイから読み出されたデータを前記入力端を通じて受けて、前記複数のラッチ制御信号に応答して前記複数のレジスタに出力する入力デマルチプレクサと、
前記複数のレジスタにラッチされたデータを、前記複数の出力制御信号に応答して順次に出力する出力マルチプレクサと、
を備えることを特徴とする請求項9に記載の出力回路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050075248A KR100604948B1 (ko) | 2005-08-17 | 2005-08-17 | 동기식 메모리장치의 웨이브 파이프라인 구조의 출력회로 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007052910A true JP2007052910A (ja) | 2007-03-01 |
Family
ID=37184554
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006222547A Pending JP2007052910A (ja) | 2005-08-17 | 2006-08-17 | 同期式メモリ装置のウェーブパイプライン構造の出力回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7423927B2 (ja) |
JP (1) | JP2007052910A (ja) |
KR (1) | KR100604948B1 (ja) |
DE (1) | DE102006039328A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007087436A (ja) * | 2005-09-16 | 2007-04-05 | Elpida Memory Inc | 半導体記憶装置 |
WO2007123202A1 (ja) | 2006-04-20 | 2007-11-01 | Fujikura Ltd. | 表示装置およびその製造方法、パターン表示方法、ならびにブラインド装置およびブラインド方法 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100826498B1 (ko) | 2007-02-09 | 2008-05-02 | 삼성전자주식회사 | 주파수 범위에 따라서 가변되는 파이프 라인 구조를 갖는온 다이 터미네이션 제어회로를 구비하는 반도체 장치 |
KR102200489B1 (ko) | 2014-05-30 | 2021-01-11 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치 |
KR102585218B1 (ko) * | 2017-09-28 | 2023-10-05 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치 |
US10410698B2 (en) * | 2017-12-07 | 2019-09-10 | Micron Technology, Inc. | Skew reduction of a wave pipeline in a memory device |
US10241959B1 (en) | 2018-01-03 | 2019-03-26 | Weng Tianxiang | Coding wave-pipelined circuits with buffering function in HDL |
US11061836B2 (en) * | 2019-06-21 | 2021-07-13 | Micron Technology, Inc. | Wave pipeline including synchronous stage |
WO2022226820A1 (en) * | 2021-04-28 | 2022-11-03 | Yangtze Memory Technologies Co., Ltd. | Clock signal return scheme for data read in page buffer of memory device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5384737A (en) * | 1994-03-08 | 1995-01-24 | Motorola Inc. | Pipelined memory having synchronous and asynchronous operating modes |
US5933369A (en) * | 1997-02-28 | 1999-08-03 | Xilinx, Inc. | RAM with synchronous write port using dynamic latches |
US5978311A (en) | 1998-03-03 | 1999-11-02 | Micron Technology, Inc. | Memory with combined synchronous burst and bus efficient functionality |
JP4145984B2 (ja) | 1998-03-17 | 2008-09-03 | 株式会社東芝 | 半導体記憶装置 |
KR100305647B1 (ko) | 1998-05-27 | 2002-03-08 | 박종섭 | 동기식메모리장치 |
-
2005
- 2005-08-17 KR KR1020050075248A patent/KR100604948B1/ko active IP Right Grant
-
2006
- 2006-08-16 US US11/504,897 patent/US7423927B2/en active Active
- 2006-08-16 DE DE102006039328A patent/DE102006039328A1/de not_active Ceased
- 2006-08-17 JP JP2006222547A patent/JP2007052910A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007087436A (ja) * | 2005-09-16 | 2007-04-05 | Elpida Memory Inc | 半導体記憶装置 |
JP4600825B2 (ja) * | 2005-09-16 | 2010-12-22 | エルピーダメモリ株式会社 | 半導体記憶装置 |
WO2007123202A1 (ja) | 2006-04-20 | 2007-11-01 | Fujikura Ltd. | 表示装置およびその製造方法、パターン表示方法、ならびにブラインド装置およびブラインド方法 |
Also Published As
Publication number | Publication date |
---|---|
DE102006039328A1 (de) | 2007-03-15 |
US20070043921A1 (en) | 2007-02-22 |
US7423927B2 (en) | 2008-09-09 |
KR100604948B1 (ko) | 2006-07-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007052910A (ja) | 同期式メモリ装置のウェーブパイプライン構造の出力回路 | |
US7345950B2 (en) | Synchronous semiconductor memory device | |
US7327613B2 (en) | Input circuit for a memory device | |
JP4600825B2 (ja) | 半導体記憶装置 | |
US7983095B2 (en) | Semiconductor memory apparatus | |
US20110208988A1 (en) | Latency signal generator and method thereof | |
KR20060115336A (ko) | 반도체 메모리 장치 및 이 장치의 데이터 스트로우브 신호발생방법 | |
KR100972555B1 (ko) | 데이터 출력회로 및 데이터 출력방법 | |
US20070291576A1 (en) | Address latch circuit of semiconductor memory device | |
KR100362193B1 (ko) | 디디알 동기식 메모리 장치의 데이터 출력 장치 | |
KR100753412B1 (ko) | 반도체 메모리 장치의 커맨드 디코더 회로 | |
JP4061029B2 (ja) | 半導体メモリ装置、バッファ及び信号伝送回路 | |
KR100495917B1 (ko) | 고속 데이터 출력을 위한 파이프래치 회로 | |
CN106910526B (zh) | 信号移位电路、基底芯片以及包括其的半导体系统 | |
US9653148B1 (en) | Multi-bank memory device and system | |
US20020141251A1 (en) | Method and circuit for processing output data in pipelined circuits | |
US7586797B2 (en) | Data output circuit of synchronous memory device | |
KR20030091816A (ko) | 프리페치 구조를 사용하는 집적 메모리와 그 동작 방법 | |
US7376041B2 (en) | Semiconductor memory device and data read and write method of the same | |
US6240028B1 (en) | Simplified peripheral logic for memory device | |
US7643355B2 (en) | Semiconductor memory device and method of inputting/outputting data | |
US7230858B2 (en) | Dual frequency first-in-first-out structure | |
KR100489356B1 (ko) | 단일 스테이지의 멀티플렉서를 가진 메모리 장치의 데이터경로 회로 | |
US7461184B2 (en) | Integrated circuit device having two or more input ports and system for the device | |
KR20030046128A (ko) | 레이턴시가 증가하더라도 칩 면적을 증가시키지 않고고주파에서 동작가능한 파이프라인 구조를 갖는 반도체메모리장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080630 |