DE102006039328A1

DE102006039328A1 - Wave-Pipeline-Ausgabeschaltung für synchrones Speicherbauelement

Info

Publication number: DE102006039328A1
Application number: DE102006039328A
Authority: DE
Inventors: Joung-Yeal Yongin Kim; Seong-Jin Seongnam Jang
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-08-17
Filing date: 2006-08-16
Publication date: 2007-03-15
Also published as: KR100604948B1; JP2007052910A; US7423927B2; US20070043921A1

Abstract

Die Erfindung bezieht sich auf eine Wave-Pipeline-Ausgabeschaltung für ein synchrones Speicherbauelement mit einer Datenausgabeeinheit (400), die in Reaktion auf eine Mehrzahl von Zwischenspeichersteuersignalen (DL0 bis DL3) über Eingabeanschlüsse (DI0 bis DI3) eingegebene Daten (DATA_IN0 bis DATA_IN3) zwischengespeichert, und die zwischengespeicherten Daten (DATA_IN0 bis DATA_IN3) in Reaktion auf eine Mehrzahl von Ausgabesteuersignalen (CDQ_F, CDQ_S) ausgibt, und mit ersten Pfaden (471 bis 474), die von einem Speicherzellenfeld gelesene Daten während eines Hochfrequenzmodus des synchronen Speicherbauelements zu den Eingabeanschlüssen der Datenausgabeeinheit übertragen. DOLLAR A Erfindungsgemäß sind zweite Pfade (491 bis 494) vorhanden, welche im Niederfrequenzmodus des synchronen Speicherbauelements die gelesenen Daten um eine vorgegebene Anzahl von Taktzyklen verzögern und dann die verzögerten Daten zu den Eingabeanschlüssen der Datenausgabeeinheit ausgeben. DOLLAR A Verwendung für synchrone Speicherbauelemente mit Wave-Pipeline-Architektur.

Description

Die Erfindung betrifft eine Wave-Pipeline-Ausgabeschaltung für ein synchrones Speicherbauelement gemäß dem Oberbegriff des Patentanspruchs 1.

Allgemein verwendet ein synchrones Speicherbauelement verschiedene Pipeline-Strukturen, um eine Datenausgaberate auf einem Datenausgabepfad zu erhöhen. Unter den verschiedenen Pipeline-Strukturen weist eine Wave-Pipeline-Struktur, die eine Mehrzahl von Registern in einer Ausgabeschaltung benutzt, eine relativ einfache Schaltung auf, belegt eine kleine Chipfläche und erhöht die Betriebsgeschwindigkeit der Schaltung, so dass sie in synchronen Speicherbauelementen weit verbreitet ist. Ein Beispiel eines herkömmlichen synchronen Speicherbauelements mit einer allgemeinen Pipeline-Struktur wird in der Patentschrift US 5.384.737 beschrieben.

1 zeigt ein Blockdiagramm eines herkömmlichen synchronen Wave-Pipeline-Speicherbauelements. Unter Bezugnahme auf 1 umfasst das herkömmliche synchrone Wave-Pipeline-Speicherbauelement ein Speicherzellenfeld 11, einen Bitleitungsabtastverstärker 12, ein Spaltenauswahlgatter 13, einen Eingabe-/Ausgabeleitungsabtastverstärker 14, eine Bündelanordnungseinheit („burst ordering unit") 15 und eine Wave-Pipeline-Ausgabeschaltung 16.

Die Wave-Pipeline-Ausgabeschaltung 16 speichert Daten DATA_IN0 bis DATA_IN3 zwischen, die in Reaktion auf eine Mehrzahl von Zwischenspeichersteuersignalen DL0 bis DL3 parallel über den Bitleitungsabtastverstärker 12, das Spaltenauswahlgatter 13, den Eingabe-/Ausgabeleitungsabtastverstärker 14 und die Bündelanordnungseinheit 15 aus dem Speicherzellenfeld 11 gelesen und diesem zugeführt werden, und gibt die zwischengespeicherten Daten in Reaktion auf eine Mehrzahl von Ausgabesteuersignalen CDQ_F/CDQ_S als Ausgabedaten DATA_OUT aus. Die Ausgabedaten DATA_OUT werden über einen nicht dargestellten Ausgabepuffer und einen nicht dargestellten Ausgabeanschluss nach außen ausgegeben.

2 zeigt die Konfiguration der Wave-Pipeline-Ausgabeschaltung 16 aus 1, und 3 zeigt ein Zeitablaufdiagramm der Ausgabeschaltung. Unter Bezugnahme auf 2 umfasst die Ausgabeschaltung 16 mehrere Eingabemultiplexer 211, 212, 213 und 214, Register 231 bis 246 und Ausgabemultiplexer 251, 252, 253 und 254. In 2 sind parallel eingegebene Daten DATA_IN 4-Bit-Daten und die Anzahl der Register ist sechzehn.

Jeder der Eingabemultiplexer 211, 212, 213 und 214 empfängt in Reaktion auf die vier Zwischenspeichersteuersignale DL0, DL1, DL2 und DL3 korrespondierende Eingabedaten und gibt sie an korrespondierende vier Register aus. Jeder der Ausgabemultiplexer 251, 252, 253 und 254 gibt die in den korrespondierenden vier Registern zwischengespeicherten Daten in Reaktion auf korrespondierende vier erste Ausgabesteuersignale CDQ_F oder vier zweite Ausgabesteuersignale CDQ_S sequentiell an einen Knoten DOFi oder DOSi aus. Der Eingabemultiplexer 211 empfängt beispielsweise Eingabedaten DATA_IN0 und gibt sie in Reaktion auf die vier Zwischenspeichersteuersignale DL0, DL1, DL2 und DL3 an die vier Register 231, 232, 233 und 234 aus. Der Ausgabemultiplexer 251 gibt die in den vier Registern 231, 2332, 233 und 234 zwischengespeicherten Daten in Reaktion auf die vier ersten Ausgabesteuersignale CDQ0_F, CDQ2_F, CDQ4_F und CDQ6_F an den Knoten DOFi aus.

Die Daten des Knotens DOFi werden in Reaktion auf ein erstes Ausgabetaktsignal CLKDQ_F sequentiell als Ausgabedaten DATA_OUT ausgegeben, und die Daten des Knotens DOSi werden in Reaktion auf ein zweites Ausgabetaktsignal CLKDQ_S sequentiell als Ausgabedaten DATA_OUT ausgegeben.

Die Anzahl der in der Wave-Pipeline-Ausgabeschaltung angeordneten Register wird durch die maximale Spaltenadressenabtastlatenz (CAS-Latenz) bestimmt. Die CAS-Latenz repräsentiert die Anzahl von Perioden eines Betriebstaktsignals, die in einer Zeitspanne vom Anlegen eines Lesebefehls an das synchrone Speicherbauelement bis zur Ausgabe von Daten nach außen enthalten sind.

Die Anzahl der in der Wave-Pipeline-Ausgabeschaltung enthaltenen Register nimmt jedoch sehr schnell zu, da die Ausgabeschaltung in einem breiten Frequenzbereich von einer hohen Frequenz bis zu einer niedrigen Frequenz betrieben werden soll. Die Zunahme der Anzahl der Register erhöht die Belastungen von Datenausgabepfaden in der Ausgabeschaltung, was einen Hochfrequenzbetrieb beschränkt und eine Chipfläche der Ausgabeschaltung vergrößert.

Es ist Aufgabe der Erfindung, eine Wave-Pipeline-Ausgabeschaltung für ein synchrones Speicherbauelement anzugeben, welche gegenüber dem oben erwähnten Stand der Technik die Belastung von Datenausgabepfaden reduziert, um einen Hochfrequenzbetrieb zu verbessern und die Chipfläche zu reduzieren.

Die Erfindung löst diese Aufgabe durch eine Wave-Pipeline-Ausgabeschaltung für ein synchrones Speicherbauelement mit den Merkmalen des Patentanspruchs 1.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
1 ein Blockdiagramm eines herkömmlichen synchronen Wave-Pipeline-Speicherbauelements,
2 ein Blockdiagramm einer Konfiguration der Wave-Pipeline-Ausgabeschaltung aus 1,
3 ein Zeitablaufdiagramm des Betriebs der Ausgabeschaltung gemäß 2,
4 ein Blockdiagramm einer Wave-Pipeline-Ausgabeschaltung gemäß einem ersten Ausführungsbeispiel der Erfindung,
5 ein Blockdiagramm einer Wave-Pipeline-Ausgabeschaltung gemäß einem zweiten Ausführungsbeispiel der Erfindung und
6 ein Blockdiagramm einer Wave-Pipeline-Ausgabeschaltung gemäß einem dritten Ausführungsbeispiel der Erfindung.
Eine in 4 gezeigte Wave-Pipeline-Ausgabeschaltung gemäß einem ersten Ausführungsbeispiel der Erfindung umfasst erste Pfade 471, 472, 473 und 474, um Daten in einem Hochfrequenzmodus eines synchronen Speicherbauelements zu übertragen, zweite Pfade 491, 492, 493 und 494, um Daten in einem Niederfrequenzmodus des synchronen Speicherbauelements zu übertragen, und eine Datenausgabeeinheit 400, um die über die ersten Pfade 471, 472, 473 und 474 oder die zweiten Pfade 491, 492, 493 und 494 zugeführten Daten in Wave-Pipeline-Technik auszugeben.
Die ersten Pfade 471, 472, 473 und 474 übertragen im Hochfrequenzmodus des synchronen Speicherbauelements jeweils Daten DATA_IN0, DATA_IN1, DATA_IN2 und DATA_IN3, die aus einem nicht dargestellten Speicherzellenfeld gelesen werden, zu Eingabeanschlüssen DI0, DI1, DI2 und DI3 der Datenausgabeeinheit 400. Die zweiten Pfade 491, 492, 493 und 494 verzögern im Niederfrequenzmodus des synchronen Speicherbauelements jeweils die Daten DATA_IN0, DATA_IN1, DATA_IN2 und DATA_IN3, die aus dem Speicherzellenfeld gelesen werden, um eine vorbestimmte Anzahl von Taktzyklen und übertragen die verzögerten Daten dann zu den Eingabeanschlüssen DI0, DI1, DI2 und DI3 der Datenausgabeeinheit 400.
Die Datenausgabeeinheit 400 puffert die Daten DATA_IN0, DATA_IN1, DATA_IN2 und DATA_IN3, die durch die Eingabeanschlüsse DI0, DI1, DI2 und DI3 über die ersten Pfade 471, 472, 473 und 474 oder die zweiten Pfade 491, 492, 493 und 494 eingegeben werden, in Reaktion auf eine Mehrzahl von Zwischenspeichersteuersignalen DL0 und DL1 und gibt die zwischengespeicherten Daten in Reaktion auf eine Mehrzahl von Ausgabesteuersignalen CDQ_F/CDQ_S als Ausgabedaten DATA_OUT aus. Die Ausgabedaten DATA_OUT werden über einen nicht dargestellten Ausgabepuffer und einen nicht dargestellten Ausgabeanschluss nach außen ausgegeben.
Insbesondere umfasst jeder der ersten Pfade 471, 472, 473 und 474 einen Zwischenspeicher („latch") 4711, der von einem Hochfrequenzmodussteuersignal HM gesteuert wird, und einen Selektor, d.h. eine Auswahlschaltung 4811. Der Zwischenspeicher 4711 puffert die gelesenen Daten DATA_IN0, DATA_IN1, DATA_IN2 und DATA_IN3 in Reaktion auf das während des Hochfrequenzmodus aktivierte Steuersignal HM. Die zwischengespeicherten Daten werden über die Auswahlschaltung 4811 an die Eingabeanschlüsse DI0, DI1, DI2 und DI3 der Datenausgabeeinheit 400 ausgegeben.
Jeder der zweiten Pfade 491, 492, 493 und 494 umfasst einen Zwischenspeicher 4911, der von einem Niederfrequenzmodussteuersignal LM gesteuert wird, eine Mehrzahl von Verzögerungsschaltungen 4912 und 4913, die von einem Verzögerungssteuertaktsignal LMCK gesteuert werden, und die Auswahlschaltung 4811. 4 zeigt, dass jeder der zweiten Pfade 491, 492, 493 und 494 die zwei Verzögerungsschaltungen 4912 und 4913 umfasst. Der Zwischenspeicher 4911 puffert die gelesenen Daten DATA_IN0, DATA_IN1, DATA_IN2 und DATA_IN3 in Reaktion auf das während des Niederfrequenzmodus aktivierte Steuersignal LM. Die Verzögerungsschaltungen 4912 und 4913 sind seriell geschaltet und verzögern in Reaktion auf das Verzögerungssteuertaktsignal LMCK eingegebene Daten jeweils um einen Taktzyklus. Das Verzögerungssteuertaktsignal LMCK weist die gleiche Periode wie ein in 3 dargestelltes Taktsignal CLK auf.
Vorzugsweise sind die Verzögerungsschaltungen 4912 und 4913 als Register ausgeführt, die in Reaktion auf das Verzögerungssteuertaktsig nal LMCK Daten speichern, die an ihre Eingabeanschlüsse angelegt werden. Die Verzögerungsschaltungen 4912 und 4913 können jedoch verschiedene Schaltungskonfigurationen aufweisen.
Bei der Erfindung ist der Hochfrequenzmodus als ein Modus definiert, in dem eine im synchronen Speicherbauelement enthaltene Verzögerungsregelkreisschaltung betrieben wird, und der Niederfrequenzmodus ist als ein Modus definiert, in dem die Verzögerungsregelkreisschaltung nicht betrieben wird. Jedoch kann, falls erforderlich, ein Fall, in dem die Verzögerungsregelkreisschaltung mit einer Frequenz betrieben wird, die höher als eine vorgegebene Frequenz eines Taktsignals ist, als Hochfrequenzmodus definiert werden, und ein Fall, in dem die Verzögerungsregelkreisschaltung mit einer Frequenz betrieben wird, die niedriger als die vorgegebene Frequenz des Taktsignals ist, kann als Niederfrequenzmodus definiert werden.
Die Datenausgabeeinheit 400 umfasst Eingabemultiplexer 411, 412, 413 und 414, Register 431, 432, 435, 436, 439, 440, 443 und 444 und Ausgabemultiplexer 451, 452, 453 und 454. Jeder der Eingabemultiplexer 411, 412, 413 und 414 gibt die über seine Eingabeanschlüsse DI0, DI1, DI2 und DI3 eingegebenen Daten in Reaktion auf zwei Zwischenspeichersteuersignale DL0 und DL1 an korrespondierende zwei Register aus.
Insbesondere gibt der Eingabemultiplexer 411 die durch seinen Eingabeanschluss DI0 über den ersten Pfad 471 oder den zweiten Pfad 491 eingegebenen Daten DATA_IN0 in Reaktion auf die zwei Zwischenspeichersteuersignale DL0 und DL1 an die zwei Register 431 und 432 aus. Der Eingabemultiplexer 412 gibt die durch seinen Eingabeanschluss DI1 über den ersten Pfad 472 oder den zweiten Pfad 492 eingegebenen Daten DATA_IN1 in Reaktion auf die zwei Zwischenspeichersteuersignale DL0 und DL1 an die zwei Register 435 und 436 aus. Der Eingabemulti plexer 413 gibt die durch seinen Eingabeanschluss DI2 über den ersten Pfad 473 oder den zweiten Pfad 493 eingegebenen Daten DATA_IN2 in Reaktion auf die zwei Zwischenspeichersteuersignale DL0 und DL1 an die zwei Register 439 und 440 aus. Der Eingabemultiplexer 414 gibt die durch seinen Eingabeanschluss DI3 über den ersten Pfad 474 oder den zweiten Pfad 494 eingegebenen Daten DATA_IN3 in Reaktion auf die zwei Zwischenspeichersteuersignale DL0 und DL1 an die zwei Register 443 und 444 aus.
Jeder der Ausgabemultiplexer 451, 452, 453 und 454 gibt die in korrespondierenden zwei Registern zwischengespeicherten Daten in Reaktion auf zwei erste Ausgabesteuersignale CDQ_F oder zwei zweite Ausgabesteuersignale CDQ_S an einen Knoten DOFi oder DOSi sequentiell aus. Insbesondere gibt der Ausgabemultiplexer 451 die in den korrespondierenden zwei Registern 431 und 432 zwischengespeicherten Daten in Reaktion auf zwei korrespondierende erste Ausgabesteuersignale CDQ0_F und CDQ2_F an den Knoten DOFi sequentiell aus. Der Ausgabemultiplexer 452 gibt die in den korrespondierenden zwei Registern 435 und 436 zwischengespeicherten Daten in Reaktion auf zwei korrespondierende erste Ausgabesteuersignale CDQ1_F und CDQ3_F an den Knoten DOFi sequentiell aus. Der Ausgabemultiplexer 453 gibt die in den korrespondierenden zwei Registern 439 und 440 zwischengespeicherten Daten in Reaktion auf zwei korrespondierende zweite Ausgabesteuersignale CDQ0_S und CDQ2_S an den Knoten DOSTi sequentiell aus. Der Ausgabemultiplexer 454 gibt die in den korrespondierenden zwei Registern 443 und 444 zwischengespeicherten Daten in Reaktion auf zwei korrespondierende zweite Ausgabesteuersignale CDQ1_S und CDQ3_S an den Knoten DOSi sequentiell aus.
Die Daten des Knotens DOFi werden in Reaktion auf ein erstes Ausgabetaktsignal CLKDQ_F sequentiell als Ausgabedaten DATA_OUT ausgegeben, und die Daten des Knotens DOSi werden in Reaktion auf ein zweites Ausgabetaktsignal CLKDQ_S sequentiell als Ausgabedaten DATA_OUT ausgegeben.
Die Zwischenspeichersteuersignale DL0 und DL1, welche die Eingabe der in den Registern 431, 432, 435, 436, 439, 440, 443 und 444 zu speichernden Daten über die Eingabeanschlüsse DI0, DI1, DI2 und DI3 steuern, und die Ausgabesteuersignale CDQ_F/CDQ_S, welche die Ausgabe der in den Registern 431, 432, 435, 436, 439, 440, 443 und 444 gespeicherten Daten steuern, stehen in Beziehung mit der CAS-Latenz CL des synchronen Speicherbauelements. Die CAS-Latenz CL repräsentiert die Anzahl von Taktzyklen, die in einer Zeitspanne vom Anlegen eines Lesebefehls an das synchrone Speicherbauelement bis zur Ausgabe des Lesebefehls nach außen enthalten sind.
Bei der oben beschriebenen erfindungsgemäßen Wave-Pipeline-Ausgabeschaltung sind die Pfade, welche die Daten im Hochfrequenzmodus übertragen, von den Pfaden getrennt, welche die Daten im Niederfrequenzmodus übertragen. Des Weiteren ist die Anzahl der in der Ausgabeschaltung enthaltenen Register, die mit den Eingabemultiplexern 411, 412, 413 und 414 korrespondieren, im Vergleich mit der in 2 dargestellten herkömmlichen Wave-Pipeline-Ausgabeschaltung von vier auf zwei reduziert. Entsprechend umfasst die Ausgabeschaltung der Erfindung nur acht Register, während die herkömmliche Ausgabeschaltung sechzehn Register umfasst.
Der Grund, warum die Anzahl der Register der erfindungsgemäßen Wave-Pipeline-Ausgabeschaltung reduziert ist, wird nun beschrieben. Die CAS-Latenz CL wird durch die Periode tCC eines Betriebstaktsignals CLK und durch eine Zeitspanne tAA bestimmt, die vom Anlegen eines Lesebefehls bis zur Ausgabe des Lesebefehls nach außen verstreicht. Das bedeutet, dass die CAS-Latenz CL größer oder identisch dem Wert sein muss, der durch Teilen der Zeitspanne tAA durch die Periode tCC erhalten wird. Hierbei entspricht tAA einem Wert, der physikalisch für das synchrone Speicherbauelement fixiert ist, und tCC entspricht einem Wert, der vom Benutzer variiert werden kann.
Die CAS-Latenz CL wird schrittweise erhöht, da eine Betriebsfrequenz für einen Hochgeschwindigkeitsbetrieb schrittweise erhöht wird, d.h. die Periode tCC des Betriebstaktsignals CLK wird schrittweise verkürzt, während die Zeitspanne tAA physikalisch festgelegt ist. Die Wave-Pipeline-Ausgabestruktur erfordert jedoch Register, um eine hohe CAS-Latenz bei einer niedrigen Betriebsfrequenz sicherzustellen, und die Anzahl der Register wird durch die maximale CAS-Latenz bestimmt.
Die Wave-Pipeline-Ausgabeschaltung erfordert allgemein eine große Anzahl von Registern, da sie über einen breiten Frequenzbereich von einer hohen Frequenz bis zu einer niedrigen Frequenz betrieben werden soll. Wenn die Zeitspanne tAA beispielsweise 16ns ist und die mit der maximalen Betriebsfrequenz korrespondierende Periode 2ns ist, dann ist die maximale CAS-Latenz gleich acht und die Anzahl der erforderlichen Register für ein synchrones Speicherbauelement mit einer doppelten Datenrate (DDR) entspricht dem doppelten Wert der maximalen CAS-Latenz CL, d.h. dem Wert sechzehn.
Die Anzahl der aktuell erforderlichen Register abhängig von der Betriebsfrequenz entspricht einem Wert, der durch Subtrahieren des Wertes (tAA1/aktuelle Betriebstaktsignalperiode tcc)*2 vom Wert (maximale CAS-Latenz CL)*2 erhalten wird. Hierbei repräsentiert tAA1 eine Zeitspanne vom Anlegen des Lesebefehls bis zum Speichern von Daten in den Registern. Entsprechend korrespondiert die aktuelle erforderliche Anzahl der Register abhängig von der Betriebsfrequenz mit dem Wert, der durch Subtrahieren der doppelten Anzahl von Betriebstaktsignalen, die in der Zeitspanne vom Anlegen des Lesebefehls bis zum Speichern der Daten in den Registern enthalten sind, vom doppelten Wert der ma ximalen CAS-Latenz CL erhalten wird, d.h. der doppelten Anzahl von Perioden des Betriebstaktsignals CLK für die Zeitspanne vom Anlegen des Lesebefehls bis zum Speichern von Daten in den Registern.
Entsprechend kann die Anzahl der aktuell erforderlichen Register bei einer minimalen Frequenz des Betriebstaktsignals CLK maximal werden und bei einer maximalen Frequenz minimal werden. Wenn die maximale CAS-Latenz gleich 8 ist, tAA1 gleich 12ns ist und die aktuelle Betriebstaktperiode tCC gleich 3ns ist, ist die Anzahl der aktuell erforderlichen Register ungefähr 8 und daher können ungefähr acht Register eingespart werden.
Entsprechend sind in der erfindungsgemäßen Wave-Pipeline-Ausgabeschaltung unter Verwendung des oben beschriebenen Prinzips die ersten Pfade 471, 472, 473 und 474, die Daten im Hochfrequenzmodus übertragen, in dem die Verzögerungsregelkreisschaltung betrieben wird, von den zweiten Pfaden 491, 492, 493 und 494 getrennt, die Daten im Niederfrequenzmodus übertragen, in dem die Verzögerungsregelkreisschaltung nicht betrieben wird. Des Weiteren ist die Anzahl der verwendeten Register, die mit jedem der Eingabemultiplexer 411, 412, 413 und 414 korrespondieren, von vier auf zwei reduziert. Zudem sind in jedem der zweiten Pfade 491 bis 494 eine der reduzierten Anzahl von Registern entsprechende Anzahl von aus Registern aufgebauten Verzögerungsschaltungen 4912 und 4913 enthalten, über welche die Daten im Niederfrequenzmodus übertragen werden.
Mit dieser Konfiguration werden im Hochfrequenzmodus bezüglich jedes der Eingabemultiplexer 411 bis 414 die zwei zugehörigen Register benutzt, d.h. insgesamt acht Register. Im Gegensatz dazu werden im Niederfrequenzmodus insgesamt sechzehn Register verwendet, und zwar die zwei Verzögerungsschaltungen 4912 und 4913, d.h. zwei Register, die in jedem der zweiten Pfade angeordnet sind, und die zwei Register, die mit jedem der Eingabemultiplexer 411, 412, 413 und 414 korrespondieren.
Entsprechend ist die Anzahl der im Hochfrequenzmodus verwendeten Register, die Anzahl der Zwischenspeichersteuersignale DL0 und DL1 und die Anzahl der Ausgabesteuersignale CDQ_F/CDQ_S in der erfindungsgemäßen Ausgabeschaltung im Vergleich mit der herkömmlichen Ausgabeschaltung reduziert. Als Konsequenz sind die Belastungen der Datenausgabepfade im Hochfrequenzmodus reduziert und daher ist der Hochfrequenzbetrieb verbessert und die Chipfläche der Ausgabeschaltung verkleinert.
5 zeigt im Blockdiagramm eine Wave-Pipeline-Ausgabeschaltung gemäß einem zweiten Ausführungsbeispiel der Erfindung die eine Datenausgabeeinheit 500, die aus einem nicht dargestellten Speicherzellenfeld gelesene Daten DATA_IN0, DATA_IN1, DATA_IN2 und DATA_IN3 empfängt und die empfangenen Daten in einer Wave-Pipeline-Technik ausgibt, erste Pfade 571, 572, 573 und 574, die im Hochfrequenzmodus des synchronen Speicherbauelements von der Datenausgabeeinheit 500 ausgegebene Daten an Ausgabeanschlüsse DOFi und DOSi übertragen, und zweite Pfade 591, 592, 593 und 594 umfasst, welche im Niederfrequenzmodus des synchronen Speicherbauelements die Ausgabedaten der Datenausgabeeinheit 500 um eine vorbestimmte Anzahl von Taktzyklen verzögern und dann die verzögerten Daten zu den Ausgabeanschlüssen DOFi und DOSi übertragen.
In der Ausgabeschaltung gemäß dem zweiten Ausführungsbeispiel der Erfindung sind die ersten Pfade 571, 572, 573 und 574 und die zweiten Pfade 591, 592, 593 und 594 hinter der Datenausgabeeinheit 500 angeordnet, im Unterschied zu der in 4 dargestellten Ausgabeschaltung gemäß dem ersten Ausführungsbeispiel der Erfindung. Die Datenausgabeeinheit 500 umfasst Eingabemultiplexer 511, 512, 513 und 514, Register 531, 532, 535, 536, 539, 540, 543 und 544 und Ausgabemultiplexer 551, 552, 553 und 554 und weist die gleiche Konfiguration wie die in 4 dargestellte Datenausgabeeinheit 400 auf.
Jeder der ersten Pfade 571, 572, 573 und 574 umfasst einen Zwischenspeicher 5711, der von einem Hochfrequenzmodussteuersignal HM und einer Auswahlschaltung 5811 gesteuert wird. Jeder der zweiten Pfade 591, 592, 593 und 594 umfasst einen Zwischenspeicher 5911, der von einem Niederfrequenzmodussteuersignal LM gesteuert wird, eine Mehrzahl von Verzögerungsschaltungen 5912 und 5913, die von einem Verzögerungssteuertaktsignal LMCK gesteuert werden, und die Auswahlschaltung 5811. Die Konfigurationen der ersten Pfade 571, 572, 573 und 574 und der zweiten Pfade 591, 592, 593 und 594 sind identisch zu den in 4 dargestellten Konfigurationen der ersten Pfade 471, 472, 473 und 474 und zweiten Pfade 491, 492, 493 und 494.
Wie oben ausgeführt, unterscheidet sich die Ausgabeschaltung gemäß dem zweiten Ausführungsbeispiel der Erfindung von der in 4 dargestellten Ausgabeschaltung gemäß dem ersten Ausführungsbeispiel durch die Tatsache, dass die ersten Pfade 571, 572, 573 und 574 und die zweiten Pfade 591, 592, 593 und 594 hinter der Datenausgabeeinheit 500 angeordnet sind, während sie ansonsten eine ähnliche Konstruktion und Funktionsweise wie die in 4 dargestellte Ausgabeschaltung aufweist. Entsprechend wird eine detaillierte Beschreibung der detaillierten Konstruktion und Funktionsweise der Ausgabeschaltung gemäß dem zweiten Ausführungsbeispiel der Erfindung nicht wiederholt.
6 zeigt im Blockdiagramm eine Wave-Pipeline-Ausgabeschaltung gemäß einem dritten Ausführungsbeispiel der Erfindung mit einer Datenausgabeeinheit 600, die aus einem nicht dargestellten Speicherzellenfeld gelesene Daten DATA_IN0, DATA_IN1, DATA_IN2 und DATA_IN3 empfängt und die empfangenen Daten in einer Wave-Pipeline- Technik ausgibt, ersten Pfaden 671 und 672, die im Hochfrequenzmodus des synchronen Speicherbauelements von der Datenausgabeeinheit 600 ausgegebene Daten an Ausgabeanschlüsse DOFi und DOSi übertragen, und zweiten Pfaden 691 und 692, welche im Niederfrequenzmodus des synchronen Speicherbauelements die Ausgabedaten der Datenausgabeeinheit 600 um eine vorbestimmte Anzahl von Taktzyklen verzögern und dann die verzögerten Daten zu den Ausgabeanschlüssen DOFi und DOSi übertragen.
In der Ausgabeschaltung gemäß dem dritten Ausführungsbeispiel der Erfindung sind die ersten Pfade 671 und 672 und die zweiten Pfade 691 und 592 hinter der Datenausgabeeinheit 600 angeordnet, wie bei der in 5 dargestellten Ausgabeschaltung gemäß dem zweiten Ausführungsbeispiel der Erfindung. Die Ausgabeschaltung gemäß dem dritten Ausführungsbeispiel der Erfindung umfasst jedoch nur die zwei ersten Pfade 671 und 672 und die zwei zweiten Pfade 691 und 692, während die Ausgabeschaltung gemäß dem zweiten Ausführungsbeispiel der Erfindung die vier ersten Pfade 571, 572, 573 und 574 und die vier zweiten Pfade 591, 592, 593 und 594 umfasst.
Jeder der ersten Pfade 671 und 672 umfasst einen Zwischenspeicher 6711, der von einem Hochfrequenzmodussteuersignal HM gesteuert wird, und eine Auswahlschaltung 6811. Jeder der zweiten Pfade 691 und 692 umfasst einen Zwischenspeicher 6911, der von einem Niederfrequenzmodussteuersignal LM gesteuert wird, vier Verzögerungsschaltungen 6912, 6813, 6914 und 6915, die von einem Verzögerungssteuertaktsignal LMCK gesteuert werden, und die Auswahlschaltung 6811. Die Konfiguration der ersten Pfade 671 und 672 ist identisch zu der in 5 dargestellten Konfiguration der ersten Pfade 571, 572, 573 und 574 der Ausgabeschaltung gemäß dem zweiten Ausführungsbeispiel der Erfindung. Die zweiten Pfade 691 und 692 unterscheiden sich von den in 5 dargestellten zweiten Pfaden 591, 592, 593 und 594 durch die Tatsa che, dass die vier Verzögerungsschaltungen 6912, 6913, 6914 und 6915 in jedem der zweiten Pfade 691 und 692 enthalten sind.
Die Datenausgabeeinheit 600 umfasst Eingabemultiplexer 611, 612, 613 und 614, Register 631, 632, 635, 636, 639, 640, 643 und 644 und Ausgabemultiplexer 651, 652, 653 und 654 und weist die gleiche Konfiguration wie die in 5 dargestellte Datenausgabeeinheit 500 auf.
Wie oben ausgeführt, umfasst die Ausgabeschaltung gemäß dem dritten Ausführungsbeispiel der Erfindung die zwei ersten Pfade 671 und 672 und die zwei zweiten Pfade 691 und 692, und jeder der zweiten Pfade 691 und 692 umfasst die vier Verzögerungsschaltungen 6912, 6913, 6914 und 6915 und unterscheidet sich dadurch von der in 5 dargestellten Ausgabeschaltung gemäß dem zweiten Ausführungsbeispiel. Der Gesamtaufbau und die Funktionsweise der Ausgabeschaltung gemäß dem dritten Ausführungsbeispiel der Erfindung ist im übrigen ähnlich zu der Ausgabeschaltung gemäß dem zweiten Ausführungsbeispiel der Erfindung, so dass eine detaillierte Beschreibung davon nicht wiederholt wird.
In Wave-Pipeline-Ausgabeschaltungen gemäß der Erfindung sind die Anzahl der Register, die während des Hochfrequenzmodus verwendet werden, und die Anzahl von Steuersignalen, die für die Dateneingabe/Datenausgabe der Register verwendet werden, im Vergleich zu der herkömmlichen Ausgabeschaltung reduziert. Als Konsequenz können die Belastungen der Datenausgabepfade im Hochfrequenzmodus reduziert werden und dadurch kann der Hochfrequenzbetrieb verbessert und die Chipfläche der Ausgabeschaltung verkleinert werden.

Claims

Wave-Pipeline-Ausgabeschaltung für ein synchrones Speicherbauelement, mit – einer Datenausgabeeinheit (400, 500, 600), die in Reaktion auf eine Mehrzahl von Zwischenspeichersteuersignalen (DL0 bis DL3) über Eingabeanschlüsse (DI0 bis DI3) eingegebene Daten (DATA_IN0 bis DATA_IN3) zwischenspeichert, und die zwischengespeicherten Daten in Reaktion auf eine Mehrzahl von Ausgabesteuersignalen (CDQ_F, CDQ_S) ausgibt, und – ersten Pfaden (471 bis 474, 571 bis 574, 671, 672), die während eines Hochfrequenzmodus des synchronen Speicherbauelements aus einem Speicherzellenfeld gelesene Daten zu den Eingabeanschlüssen (DI0 bis DI3) der Datenausgabeeinheit übertragen oder von der Datenausgabeeinheit ausgegebene Daten zu Ausgabeanschlüssen (DOFi, DOSi) übertragen, gekennzeichnet durch – zu den ersten parallele zweite Pfade (491 bis 494, 591 bis 594, 691, 692), die im Niederfrequenzmodus des synchronen Speicherbauelements die gelesenen Daten um eine vorgegebene Anzahl von Taktzyklen verzögern und dann die verzögerten Daten zu den Eingabeanschlüssen (DI0 bis DI3) der Datenausgabeeinheit (400, 500, 600) ausgeben oder die von der Datenausgabeeinheit (500, 600) ausgegebenen Daten um eine vorgegebene Anzahl von Taktsignalperioden verzögern und dann die verzögerten Daten zu den Ausgabeanschlüssen (DOFi, DOSi) ausgeben.
Wave-Pipeline-Ausgabeschaltung nach Anspruch 1, dadurch gekennzeichnet, dass jeder der ersten Pfade folgende Komponenten umfasst: – einen Zwischenspeicher (4711, 5711, 6711), der die gelesenen oder von der Datenausgabeeinheit ausgegebenen Daten in Reaktion auf ein während des Hochfrequenzmodus aktiviertes Steuersignal (HM) zwischenspeichert, und – eine Auswahlschaltung (4811, 5811, 6811), welche die im Zwischenspeicher zwischengespeicherten Daten empfängt und die Daten an korrespondierende Eingabeanschlüsse (DIO bis DI3) der Datenausgabeeinheit oder an korrespondierende Ausgabeanschlüsse (DOFi, DOSi) ausgibt.
Wave-Pipeline-Ausgabeschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass jeder der zweiten Pfade folgende Komponenten umfasst: – einen Zwischenspeicher (4911, 5911, 6911), der die gelesenen oder von der Datenausgabeeinheit ausgegebenen Daten in Reaktion auf ein während des Niederfrequenzmodus aktiviertes Steuersignal (LM) zwischenspeichert, – eine Mehrzahl von Verzögerungsschaltungen (4912, 4913, 5912, 5913, 6912 bis 6915), die seriell mit einem Ausgabeanschluss des Zwischenspeichers verbunden sind, wobei jede der Verzögerungsschaltungen die über deren Eingabeanschluss eingegebenen Daten um einen Taktzyklus verzögert, und – eine Auswahlschaltung (4811, 5811, 6811), welche das Ausgabesignal einer letzten der Verzögerungsschaltungen empfängt und das Ausgabesignal an den korrespondierenden Eingabeanschluss der Datenausgabeeinheit oder an den korrespondierenden Ausgabeanschluss ausgibt.
Wave-Pipeline-Ausgabeschaltung nach Anspruch 3, dadurch gekennzeichnet, dass jede der Verzögerungsschaltungen (4912, 4913, 5912, 5913, 6912 bis 6915) ein Register umfasst, das in Reaktion auf ein Verzögerungssteuertaktsignal (LMCK) an dessen Eingabeanschluss eingegebene Daten speichert.
Wave-Pipeline-Ausgabeschaltung nach Anspruch 4, dadurch gekennzeichnet, dass das Verzögerungssteuertaktsignal (LMCK) die gleiche Periodendauer wie ein Betriebstaktsignal des synchronen Speicherbauelements aufweist.
Wave-Pipeline-Ausgabeschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Datenausgabeeinheit (400) folgende Komponenten umfasst: – eine Mehrzahl von Registern, – Eingabemultiplexer (411 bis 414), die Daten, welche durch die Eingabeanschlüsse über die ersten Pfade (471 bis 474) oder die zweiten Pfade (491 bis 494) eingegeben werden, in Reaktion auf die Mehrzahl von Zwischenspeichersteuersignalen ausgeben, und – Ausgabemultiplexer (451 bis 454), welche die in den Registern zwischengespeicherten Daten in Reaktion auf eine Mehrzahl von Ausgabesteuersignalen ausgeben.
Wave-Pipeline-Ausgabeschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Datenausgabeeinheit (500, 600) folgende Komponenten umfasst: – eine Mehrzahl von Registern, – Eingabemultiplexer (511 bis 514, 611 bis 614), die vom Speicherzellenfeld gelesene Daten empfangen und die Daten in Reaktion auf die Mehrzahl von Zwischenspeichersteuersignalen an die Mehrzahl von Registern ausgeben, und – Ausgabemultiplexer (551 bis 554, 651 bis 654), welche die in den zwischengespeicherten Daten in Reaktion auf die Mehrzahl von Ausgabesteuersignalen sequentiell ausgeben.
Wave-Pipeline-Ausgabeschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der Hochfrequenzmodus ein Modus ist, in dem eine Verzögerungsregelkreisschaltung im synchronen Speicherbauelement arbeitet.
Wave-Pipeline-Ausgabeschaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der Niederfrequenzmodus ein Modus ist, in dem eine Verzögerungsregelkreisschaltung im synchronen Speicherbauelement nicht arbeitet.