DE102011053359A1 - Latch-basierte Speichervorrichtung - Google Patents

Latch-basierte Speichervorrichtung Download PDF

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Abstract

Eine Latch-basierte Speichervorrichtung 5 umfasst mehrere Latches und ein Verfahren zum Testen der Latch-basierten Speichervorrichtung, das das serielle Verbinden der Latches miteinander umfasst, um eine Schieberegisterkette zu bilden. Eine Bitsequenz wird in die Schieberegisterkette eingegeben, um die Bitsequenz durch die Schieberegisterkette zu schieben. Eine Bitsequenz wird ausgegeben und durch die Schieberegisterkette geschoben und die Eingangsbitsequenz wird mit der Ausgangssequenz verglichen, um die Funktionalität der Latches in einer ersten Testphase auszuwerten und die restlichen Strukturen der Latch-basierten Speichervorrichtung in einer zweiten Testphase unter Verwendung von z. B. einer herkömmlichen Abtasttestmethode zu testen.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Latch-basierte Speichervorrichtung und ein Verfahren zum Testen einer Latch-basierten Speichervorrichtung.
  • HINTERGRUND
  • Die stetig abnehmende Größe und zunehmende Dichte und Komplexität von integrierten Schaltungsvorrichtungen wie z. B. Prozessoren hat das Testen schwieriger und kostspieliger gemacht. Daher beinhalten moderne integrierte Schaltungen gewöhnlich eine Vielfalt von testgerechten Entwurfsstrukturen, um ihre inhärente Testfähigkeit zu verbessern. Der testfreundliche Entwurf (DFT) bezieht sich auf eine Technik zum Verringern der Komplexität, die mit dem Entwurfstesten verbunden ist, durch Aufnehmen einer Testlogik und von Zugriffspunkten zum Zugreifen auf eine solche Testlogik innerhalb einer integrierten Schaltungsvorrichtung. Typischerweise basieren die DFT-Strukturen auf einem Abtastentwurf oder einem Entwurf mit automatischer Testmustererzeugung (ATPG), wobei Abtast- oder ATPG-Testdaten einem Testpin zugeführt werden können, oder wobei mehrere extern zugängliche Abtastketten in die integrierte Schaltung eingebettet sein können. Typischerweise wird der Abtasttestentwurf in Verbindung mit einer Fehlersimulation und einer kombinatorischen automatischen Testmustererzeugung zum Erzeugen von Herstellungs- und Diagnosetestmustern für Herstellungstest- und Prototypenfehlersuchprozesse verwendet.
  • In Bezug auf Latch-basierte Speichervorrichtungen, wie beispielsweise Auffangregister oder Registerdateien, ist die Standard- oder herkömmliche Testmethode, nämlich ein Abtasttest mit einer ATPG-Mustererzeugung, sehr komplex und kostenineffizient. Daher werden Latch-basierte Speichervorrichtungen entweder durch Funktionsbitmuster oder durch Implementieren von zusätzlicher Hardware wie beispielsweise Strukturen eines in den Speicher eingebauten Selbsttests (MBIST) getestet. Mit Funktionsbitmustern ist ein signifikanter zusätzlicher Programmieraufwand sowie Verwaltungsaufwand bei der Ausarbeitung von Testprozeduren und beim Management von Testabläufen erforderlich. Die zusätzliche MBIST-Hardware erfordert einen zusätzlichen Entwicklungsaufwand und zusätzlichen Platz an der Vorrichtung. Überdies kann die MBIST-Schaltungsanordnung einen zusätzlichen Kriechstrom und elektrischen Leistungsverlust verursachen.
  • Es ist demzufolge Aufgabe der vorliegenden Erfindung, eine Latch-basierte Speichervorrichtung und ein Verfahren zum Testen einer Latch-basierten Speichervorrichtung anzugeben, mit welchen eine Latch-basierte Speichervorrichtung effizient und aufwandsarm getestet werden kann.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die begleitenden Zeichnungen sind enthalten, um ein weiteres Verständnis der Ausführungsformen zu schaffen, und sind in diese Patentbeschreibung integriert und bilden einen Teil von dieser. Die Zeichnungen stellen Ausführungsformen dar und dienen zusammen mit der Beschreibung zum Erläutern von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile der Ausführungsformen werden leicht erkannt, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
  • 1A zeigt eine Latch-basierte Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung;
  • 1B zeigt eine Latch-basierte Speichervorrichtung gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung;
  • 1C zeigt eine Latch-basierte Speichervorrichtung gemäß noch einer weiteren Ausführungsform der vorliegenden Offenbarung;
  • 2 eine Latch-basierte Speichervorrichtung in Form einer Schieberegisterkette gemäß einer Ausführungsform der vorliegenden Offenbarung;
  • 3 zeigt eine Latch-basierte Speichervorrichtung in einem Funktionsmodus gemäß einer Ausführungsform der vorliegenden Offenbarung;
  • 4 zeigt eine Latch-basierte Speichervorrichtung in einem ersten Testmodus oder Verschiebungsbetriebsmodus gemäß einer Ausführungsform der vorliegenden Offenbarung;
  • 5 zeigt eine Latch-basierte Speichervorrichtung in einem Funktionsmodus gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung;
  • 6 zeigt eine Latch-basierte Speichervorrichtung in einem ersten Testmodus oder Verschiebungsmodus gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung;
  • 7 zeigt eine Latch-basierte Speichervorrichtung in einem Funktionsmodus in noch einer weiteren Ausführungsform der vorliegenden Offenbarung;
  • 8 zeigt eine Latch-basierte Speichervorrichtung in einem zweiten Testmodus oder einem Abtasttestmodus gemäß einer Ausführungsform der vorliegenden Offenbarung;
  • 9 zeigt eine Latch-basierte Speichervorrichtung in einem zweiten Testmodus oder einem Abtasttestmodus gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung;
  • 10 zeigt eine beispielhafte Implementierung von Speicher-Latches in einer Latch-basierten Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung;
  • 11 zeigt einen Ablaufplan eines beispielhaften Prozesses zum Testen einer Latch-basierten Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung; und
  • 12 zeigt einen Ablaufplan eines beispielhaften Prozesses zum Testen einer Latch-basierten Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG VON ERLÄUTERNDEN AUSFÜHRUNGSFORMEN
  • Die Aspekte und Ausführungsformen werden mit Bezug auf die Zeichnungen beschrieben, in denen im Allgemeinen durchweg gleiche Bezugszeichen zur Bezugnahme auf gleiche Elemente verwendet werden. In der folgenden Beschreibung werden für Erläuterungszwecke zahlreiche spezifische Details dargelegt, um ein gründliches Verständnis von einem oder mehreren Aspekten der Ausführungsformen zu schaffen. Für einen Fachmann auf dem Gebiet kann jedoch ersichtlich sein, dass ein oder mehrere Aspekte der Ausführungsformen mit einem geringeren Grad der spezifischen Details ausgeführt werden können. In anderen Fällen sind bekannte Strukturen und Elemente in schematischer Form gezeigt, um das Beschreiben von einem oder mehreren Aspekten der Ausführungsformen zu erleichtern. Selbstverständlich können andere Ausführungsformen verwendet werden und strukturelle oder logische Änderungen können vorgenommen werden, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen.
  • Obwohl ein spezielles Merkmal oder ein spezieller Aspekt einer Ausführungsform in Bezug auf nur eine von mehreren Implementierungen offenbart werden kann, kann ein solches Merkmal oder ein solcher Aspekt außerdem mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie es für irgendeine gegebene oder spezielle Anwendung erwünscht und vorteilhaft sein kann. In dem Umfang, in dem die Begriffe ”einschließen”, ”aufweisen”, ”mit” oder andere Varianten davon entweder in der ausführlichen Beschreibung oder in den Ansprüchen verwendet werden, sollen solche Begriffe ferner in einer Weise ähnlich dem Begriff ”umfassen” einschließend sein. Die Begriffe ”gekoppelt” und ”verbunden” zusammen mit Ableitungen können verwendet werden. Selbstverständlich können diese Begriffe verwendet werden, um anzugeben, dass zwei Elemente ungeachtet dessen, ob sie in direktem physikalischem oder elektrischem Kontakt stehen oder sie nicht miteinander in direktem Kontakt stehen, miteinander zusammenarbeiten oder zusammenwirken. Der Begriff ”beispielhaft” ist auch lediglich als Beispiel anstatt als das Beste oder optimal gemeint. Die folgende ausführliche Beschreibung soll daher nicht in einer begrenzenden Hinsicht aufgefasst werden und der Schutzbereich der vorliegenden Erfindung ist durch die beigefügten Ansprüche definiert.
  • Ausführungsformen eines Verfahrens zum Testen einer Latch-basierten Speichervorrichtung und Ausführungsformen einer Latch-basierten Speichervorrichtung können verschiedene Typen von Latch-basierten Speichervorrichtungen umfassen. Die verwendete Latch-basierte Speichervorrichtung kann im Prinzip eine beliebige Speichervorrichtung mit mehreren Latches (Zwischenspeichern, Auffangregistern), wie beispielsweise eine Registerdatei, insbesondere eine Registerdatei mit einzelnem Port oder eine Registerdatei mit mehreren Ports, eine Direktzugriffs-Speichervorrichtung oder eine programmierbare Speichervorrichtung, wie eine anwenderprogrammierbare Gatterfeldspeichervorrichtung, sein. Der Begriff „Latch” wird in dieser Anmeldung Synonym zu den Begriffen „Zwischenspeicher” oder „Auffangspeicher” oder Auffangregister” verwendet.
  • Ein wichtiger Aspekt der vorliegenden Anmeldung ist die Verwendung von sogenannten Registerdateien mit mehreren Eingangsports oder Multieingangsport- oder Multiport-Registerdateien, wie in dieser Anmeldung genannt. Diese sind Registerdateien, in denen Daten zur Registerdatei über mehr als einen Schreibdatenport unter Verwendung einer jeweiligen eigenen Schreibadresse zum Speichern der Daten an den jeweiligen Schreibadressen geliefert werden können. Diese Registerdateien weisen normalerweise ein Steuersystem auf, das darauf achtet, dass keine Konflikte entstehen, d. h. keine zwei Daten in dieselbe Schreibadresse geschrieben werden.
  • Mit Bezug auf 1A ist eine Latch-basierte Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung dargestellt. Die Latch-basierte Speichervorrichtung 5 umfasst mehrere Latches, einschließlich eines ersten Satzes von Latches 5.1 und eines zweiten Satzes von Latches 5.2, wobei jeder des ersten Satzes von Latches 5.1 mit einem Multiplexer 5.3 verbunden ist, wobei der Multiplexer 5.3 vor dem ersten Satz von Latches 5.1 angeordnet ist, wobei jeder des ersten Satzes von Latches 5.1 mit einem des zweiten Satzes von Latches 5.2 seriell verbindbar ist, wie durch die Leitung 5.12 angegeben, und der erste Satz und der zweite Satz von Latches 5.1 und 5.2 mit unabhängigen Freigabesignalen, d. h. Signalen, die individuell ausgewählt oder bestimmt werden können, steuerbar sind. Wie nachstehend weiter im Einzelnen gezeigt wird, können der erste und der zweite Satz von Latches 5.1 und 5.2 mit komplementären Taktsignalen in einem Modus gesteuert werden und sie können in einen transparenten Zustand in einem anderen Modus umgeschaltet werden, wenn der erste und der zweite Satz von Latches 5.1 und 5.2 freigegeben werden. Im transparenten Zustand kann die Funktion eines nicht invertierenden Latches in einen Puffer umgewandelt werden. Wenn die Übertragungsfunktion des Latches eine Inversion umfasst, ist die Funktion des Latches im transparenten Zustand äquivalent zu einem invertierenden Puffer.
  • Jeder Multiplexer 5.3 des ersten Satzes von Latches 5.1 umfasst einen ersten Satz von Eingängen 5.4 und einen zweiten Satz von Eingängen 5.5. Der erste Satz von Eingängen 5.4 umfasst mindestens einen Dateneingang, der Daten von einer Datenleitung 5.6 empfängt. Der zweite Satz von Eingängen 5.5 umfasst mindestens einen Testeingang, der mindestens ein Testsignal zum Testen empfängt. In einer Ausführungsform ist der Ausgang jedes Multiplexers 5.3 mit einem Eingang eines entsprechenden Latches des ersten Satzes von Latches 5.1 verbunden, wie durch die Leitung 5.13 angegeben.
  • Zum Testen der Latch-basierten Speichervorrichtung 5 wird die Speicherschaltung umkonfiguriert, sodass alle Latches 5.1 und 5.2 seriell miteinander verbunden werden. Dies bedeutet, dass der Eingang von jedem der Latches mit einem anderen der Latches verbunden wird und sein Ausgang mit einem anderen der Latches verbunden wird. Der Ausgang von jedem des ersten Satzes von Latches 5.1 wird beispielsweise mit einem Eingang von jedem des zweiten Satzes von Latches 5.2 verbunden. In einer Ausführungsform wird einer des mindestens einen Testeingangs 5.5 einer Teilmenge des ersten Satzes von Multiplexern 5.3 mit einem Ausgang einer Teilmenge des zweiten Satzes von Latches 5.2 verbunden, wie durch die Leitung 5.25 angegeben, um eine Schieberegisterkette zu bilden.
  • Einer des ersten Satzes von Latches 5.1 ist als Latch zum Eingeben der Bitsequenz bestimmt und ein anderer des zweiten Satzes von Latches 5.2 ist als End-Latch zum Ausgeben und Lesen der durch die Schieberegisterkette geschobenen Bitsequenz bestimmt. Mit dieser Konfiguration wird das Verschiebungstesten der Latch-basierten Speichervorrichtung 5 möglich, wobei die Bestimmung und Erzeugung der Bitsequenz beispielsweise wie bei der klassischen und herkömmlichen ATPG-Mustererzeugung durchgeführt werden kann. Nur einfache und leicht zu implementierende Hardwareerweiterungen müssen implementiert werden, um die Umkonfiguration der Speichervorrichtung zum Durchführen des Testmodus zu ermöglichen. All dies wird möglich, ohne dass es einen zusätzlichen Aufwand mit Funktionsbitmustern erfordert, und ohne Reservieren von zusätzlichem Chipplatz für die MBIST-Hardware.
  • Ein Vorteil der Latch-basierten Speichervorrichtung liegt in der Tatsache, dass sie die Möglichkeit bietet, einen signifikanten Abschnitt oder sogar alles der Hardware der Speicherschaltung mit der klassischen ATPG-Methode zu testen. Wie nachstehend weiter gezeigt wird, kann die Latch-basierte Speichervorrichtung vorteilhafterweise eine Registerdatei als Beispiel einer Latch-basierten Speichervorrichtung umfassen. In einer Registerdatei mit beispielsweise mehreren Eingangs-Latches und Daten- oder Ablage-Latches ist das Testen der Daten- oder Ablage-Latches und das Testen der Eingangs-Latches möglich, wie nachstehend genauer gezeigt wird. Die Bitsequenz, die in irgendeinem der Testmodi eingegeben werden soll, kann entweder eine vorbestimmte bekannte Bitsequenz oder alternativ eine unbekannte zufällig erzeugte Bitsequenz sein, die parallel durch die Speicherschaltung geschoben und durch einen Verzögerungsweg geschickt werden soll, sodass danach beide Bitsequenzen einfach miteinander verglichen werden. Die Bitsequenz weist eine ausreichende Länge auf und umfasst mindestens einen Datenübergang. Der Begriff „Ablage-Latch” wird ab jetzt synonym zu dem Begriff „Speicher-Latch” verwendet.
  • In 1A umfasst die Latch-basierte Speichervorrichtung 5 ferner ein Mittel zum Zuführen eines ersten Testsignals (TE1) zur Latch-basierten Speichervorrichtung 5 und zum Einstellen des ersten Testsignals (TE1) auf einen vorbestimmten Signalpegel zum Zuführen eines ersten Steuersignals (TE1A) zum Steuereingang der Multiplexer 5.3. Die Latch-basierte Speichervorrichtung 5 umfasst ferner ein Mittel zum Eingeben einer Bitsequenz in den ersten und den zweiten Satz von Latches 5.1 und 5.2, ein Mittel zum Lesen einer Bitsequenz aus dem ersten und dem zweiten Satz von Latches 5.1 und 5.2 und ein Mittel zum Vergleichen der Ausgangsbitsequenz mit der Eingangsbitsequenz, um die Funktionalität der Latches auszuwerten.
  • Außerdem sind der erste Satz von Latches 5.1 und der zweite Satz von Latches 5.2 auf einen transparenten Zustand steuerbar. Im Zusammenhang mit der vorliegenden Offenbarung bezieht sich ein transparenter Zustand darauf, dass Ausgangsdaten eines Latches bedingungslose Eingangsdaten seines Eingangs sind, wenn der Latch freigegeben ist. Wie nachstehend weiter genauer erläutert wird, entspricht dies einem speziellen Testmodus, der das Testen der Funktionalität der elektrischen Verbindungen und der Schaltungsumgebung des ersten Satzes von Latches 5.1 der Latch-basierten Speichervorrichtung 5 ermöglicht.
  • In 1A umfasst die Latch-basierte Speichervorrichtung 5 ferner ein Mittel zum Zuführen eines zweiten Testsignals (TE2) zu der Latch-basierten Speichervorrichtung 5 und zum Einstellen des zweiten Testsignals (TE2) auf einen vorbestimmten Signalpegel wie z. B. einen Pegel 1 zum Zuführen eines zweiten Steuersignals (TE2A) zu einem Eingang von zumindest einer Teilmenge des zweiten Satzes von Latches 5.2.
  • Mit Bezug auf 1B ist eine Latch-basierte Speichervorrichtung gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung dargestellt. Die Latch-basierte Speichervorrichtung 5 kann als Registerdatei oder FIFO-Speichervorrichtung implementiert werden. In dieser Ausführungsform sind die ersten und zweiten Latches 5.1 und 5.2 seriell miteinander verbindbar. Wie in 1B gezeigt, ist jeder des ersten Satzes von Latches 5.1 mit einem des zweiten Satzes von Latches 5.2 mittels eines zweiten Multiplexers 5.7, der vor jedem des zweiten Satzes von Latches 5.2 angeordnet ist, seriell verbindbar. Jeder zweite Multiplexer 5.7 des zweiten Satzes von Latches 5.2 umfasst einen ersten Satz von Eingängen 5.4 und einen zweiten Satz von Eingängen 5.5. Der erste Satz von Eingängen 5.4 umfasst mindestens einen Dateneingang, der Daten von einer Datenleitung 5.6 empfängt. Der zweite Satz von Eingängen 5.5 umfasst mindestens einen Testeingang, der mindestens ein Testsignal zum Testen empfängt. In einer Ausführungsform ist der Ausgang jedes zweiten Multiplexers 5.7 mit einem Eingang eines entsprechenden Latches des zweiten Satzes von Latches 5.2 verbunden, wie durch die Leitung 5.27 angegeben. Außerdem ist der Ausgang von jedem des ersten Satzes von Latches 5.1 mit einem des mindestens einen Testeingangs jedes zweiten Multiplexers 5.7 verbunden, wie durch die Leitung 5.17 angegeben.
  • In einer Ausführungsform sind der erste und der zweite Satz von Latches 5.1, 5.2 in Form von Strukturworten in der Latch-basierten Speicherdatei angeordnet. In diesem Fall bilden eine Teilmenge des ersten Satzes von Multiplexern 5.3 und eine Teilmenge des ersten Satzes von Latches 5.1 ein erstes Strukturwort 5.8. In einem Funktionsmodus empfängt der mindestens eine Dateneingang 5.4 einer Teilmenge von ersten Multiplexern 5.3 das erste Eingangswort mit Daten von der Datenleitung 5.6.
  • Ebenso bilden eine Teilmenge des zweiten Satzes von Multiplexern 5.7 und eine Teilmenge des zweiten Satzes von Latches 5.2 ein zweites Strukturwort 5.9. In einem Funktionsmodus empfängt der mindestens eine Dateneingang 5.4 der Teilmenge von zweiten Multiplexern 5.7 ein zweites Eingangswort auch mit Daten von der Datenleitung 5.6. Die Daten im ersten Eingangswort und im zweiten Eingangswort sind dieselben Daten von der Datenleitung 5.6. Daten innerhalb des ersten Eingangsworts und des zweiten Eingangsworts können jedoch dieselben oder verschiedene Datenpositionen aufweisen.
  • Obwohl in den Figuren nicht gezeigt, kann mindestens einer der ersten Multiplexer 5.3 oder der zweiten Multiplexer 5.7 als Eingangsmultiplexer zum Eingeben der Bitsequenz dienen, sodass mindestens ein Testeingang dieses Multiplexers nicht mit einem Ausgang eines Latches verbunden ist. Außerdem kann mindestens einer der ersten Multiplexer 5.3 oder der zweiten Multiplexer 5.7 als Ausgang zum Ausgeben der Bitsequenz dienen, sodass der Ausgang dieses Multiplexers nicht mit einem Eingang eines Latches verbunden ist.
  • In 1B auch dargestellt umfasst die Latch-basierte Speichervorrichtung 5 ferner ein Mittel zum Zuführen eines zweiten Steuersignals TE2A jeweils zu einem Steuereingang einer Teilmenge des zweiten Satzes von Latches 5.2, um diese Teilmenge des zweiten Satzes von Latches 5.2 so zu konfigurieren, dass sie in einem transparenten Zustand arbeiten. Im Fall einer Registerdatei mit sowohl Eingangs-Latches als auch Daten- oder Ablage-(Speicher-)Latches wird das zweite Steuersignal TE2A zu einem Steuereingang der Daten- oder Ablage-Latches zugeführt.
  • Mit Bezug auf 1C ist eine Latch-basierte Speichervorrichtung gemäß noch einer weiteren Ausführungsform der vorliegenden Offenbarung dargestellt. In dieser Ausführungsform bilden eine Teilmenge des ersten Satzes von Multiplexern 5.3 und eine Teilmenge des ersten Satzes von Latches 5.1, die von den in 1B gezeigten verschieden sind, ein drittes Strukturwort 6.0. In einem Funktionsmodus empfängt der mindestens eine Dateneingang 5.4 der Teilmenge von ersten Multiplexern 5.3 im dritten Strukturwort 6.0 ein drittes Eingangswort auch mit Daten von der Datenleitung 5.6. Die Daten im ersten Eingangswort, das im ersten Strukturwort 5.8 empfangen wird, und im dritten Eingangswort, das im dritten Strukturwort 6.0 empfangen wird, sind dieselben Daten von der Datenleitung 5.6. Daten innerhalb des ersten Eingangsworts und des dritten Eingangsworts können jedoch dieselben oder verschiedene Datenpositionen aufweisen. Es wird angemerkt, dass zusätzliche Teilmengen von ersten oder zweiten Multiplexern 5.3, 5.7 und zusätzliche Teilmengen von ersten oder zweiten Sätzen von Latches 5.1, 5.2 verwendet werden können, um zusätzliche Strukturworte zu bilden, und der mindestens eine Dateneingang dieser Teilmengen von Multiplexern zusätzliche Eingangsworte mit Daten von der Datenleitung 5.6 empfangen kann und diese zusätzlichen Eingangsworte dieselben Daten von der Datenleitung 5.6 aufweisen können, selbst wenn Daten innerhalb dieser Eingangsworte dieselben oder verschiedene Datenpositionen aufweisen können, ohne vom Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen.
  • Mit Bezug auf 2 ist eine Latch-basierte Speichervorrichtung in Form einer Schieberegisterkette gemäß einer Ausführungsform der vorliegenden Offenbarung dargestellt. Ähnlich zu 1B sind eine Teilmenge von ersten und zweiten Sätzen von Latches 5.1, 5.2 und eine Teilmenge von ersten und zweiten Sätzen von Multiplexern 5.3, 5.7 vorgesehen. Um eine Schieberegisterkette zu bilden, ist jedoch der Ausgang einer Teilmenge des zweiten Satzes von Latches 5.2 mit einem des mindestens einen Testeingangs 5.5 einer Teilmenge des ersten Satzes von Multiplexern 5.3 verbunden, wie durch die Leitung 5.25 in 2 angegeben.
  • Mit Bezug auf 3 ist eine Latch-basierte Speichervorrichtung in einem Funktionsmodus gemäß einer Ausführungsform der vorliegenden Offenbarung dargestellt. In dieser Ausführungsform ist die Latch-basierte Speichervorrichtung 5 als Registerdatei 20 mit zwei Ports implementiert. Die Anzahl von Schreibports ist jedoch nicht auf zwei begrenzt. Die Anzahl von Schreibports kann eine beliebige Anzahl sein, die höher ist als eins, wobei die Registerdatei folglich zu einer Registerdatei mit mehreren Ports wird.
  • Die Registerdatei 20 umfasst Eingangs-Latches 21 und Daten-Latches 22, wobei die Eingangs-Latches 21 mit Schreibeingangsports din_A bzw. din_B gekoppelt sind, wobei die Daten-Latches 22 als Teil einer Matrix von Speicherzellen angeordnet sind, die in Spalten und Zeilen angeordnet sind, wobei die Spalten Registern entsprechen, die als Wort 0, Wort 1, ... Wort i bezeichnet sind. Jede Speicherzelle in der Matrix von Speicherzellen enthält einen einzelnen Daten-Latch 22 und seinen zugehörigen Multiplexer 24. Die Eingangs-Latches 21 sind durch Datenleitungen 23 mit der Matrix von Speicherzellen verbunden. Jeder der Multiplexer 24 ist einem der Daten-Latches 22 zugeordnet, während die Multiplexer 24.1 als Ausgangsmultiplexer funktionieren und nicht den Daten-Latches 22 zugeordnet sind.
  • Jeder der Multiplexer 24 umfasst mindestens einen Dateneingang, der mit einer der Datenleitungen 23 gekoppelt ist, die den jeweiligen Zeilen von Speicherzellen zugeordnet sind. Die Multiplexer 24 umfassen auch mindestens einen Testeingang zum Testen und werden in Verbindung mit 4 erläutert. Die Multiplexer 24 umfassen auch einen Ausgang, der mit mindestens einem Dateneingang von einem der Daten-Latches 22 gekoppelt ist. Die Multiplexer 24 umfassen auch mindestens ein Auswahlsteuersignal 26, das mit einer Lese/Schreib-Steuerlogik 25 verbunden ist. Die Lese/Schreib-Steuerlogik 25 führt Adressendecodierprozeduren zum Erzeugen von Signalen, die auf dem mindestens einen Steuersignal 26 gesendet werden sollen, das mit den Multiplexern 24 verbunden ist, zum Schreiben von Daten in ausgewählte Daten-Latches 22 und Steuern und Schalten der zugehörigen Multiplexer 24 aus.
  • Die Lese/Schreib-Steuerlogik 25 ist dazu angeordnet und konfiguriert, ein Schreibfreigabesignal wr_en, ein Lesefreigabesignal rd_en, ein Schreibadressensignal wr_addr, ein Leseadressensignal rd_addr und ein Taktsignal clk zu empfangen und diese Signale zu interpretieren und zu verarbeiten, um die Daten-Latches 22 der Registerdatei zu steuern. Das Taktsignal clk wird jeweils zu Steuereingängen der Daten-Latches 22 geliefert und ein komplementäres Taktsignal clkq wird jeweils zu Steuereingängen der Eingangs-Latches 21 geliefert.
  • Die Registerdatei 20 in 3 stellt nur diejenigen Hardwareelemente dar, die erforderlich sind, um den normalen Funktionsbetrieb der Registerdatei 20 auszuführen, sodass 3 als Funktionsmodusdarstellung der Registerdatei 20 betrachtet werden kann. Wie vorstehend erwähnt, kann die Registerdatei 20 als Registerdatei mit mehreren Eingangsports mit beispielsweise n Funktionseingangsports konstruiert sein. Jeder der Daten-Latches 22 weist einen zugehörigen Multiplexer 24 zum Auswählen von einem der n Funktionseingangsdatenbits auf. Zum Aufbauen der Schiebekette muss jeder der Multiplexer 24 einen weiteren Eingangsport aufweisen, der hier mindestens ein Testeingang genannt werden kann, da er nur für den Zweck des Testens dient. Jeder Multiplexer 24 umfasst folglich n + 1 Eingangsports. Der mindestens eine Testeingang wird nur relevant, wenn in den Testmodus der Registerdatei 20 eingetreten wird, wie nachstehend weiter umrissen wird.
  • Mit Bezug auf 4 ist eine Latch-basierte Speichervorrichtung in einem ersten Testmodus oder einem Verschiebungsbetriebsmodus gemäß einer Ausführungsform der vorliegenden Offenbarung dargestellt. Die Latch-basierte Speichervorrichtung, wie in 4 gezeigt, ist durch eine Registerdatei 20 gegeben, in der ein oder mehrere Dateneingänge vorhanden sind. In der Darstellung der Registerdatei 20 in 4 wurden die Eingangs-Latches weggelassen, da sie hier von keiner Bedeutung sind. Wie gezeigt, umfassen die Multiplexer 24 mindestens einen Testeingang, der mit einem Ausgang eines Ablage-Latches 22 einer anderen Speicherzelle verbunden ist. Im Zusammenhang mit der vorliegenden Anmeldung können die Begriffe Daten-Latches und Ablage-(Speicher-)Latches austauschbar verwendet werden. Jeder der Ablage-Latches 22 umfasst einen Ausgangsport, der mit dem mindestens einen Testeingang eines Multiplexers 24 einer anderen Speicherzelle verbunden ist, was durch die Leitung 22.1 angegeben ist.
  • Zum Eintritt in den ersten Testmodus oder Verschiebungsmodus muss in einer beispielhaften Implementierung jeder der Multiplexer 24, die zu einer Speicherzelle gehören, so konfiguriert werden, dass einer des mindestens einen Testeingangs oder ein Verschiebungseingang der Multiplexer 24 ausgewählt wird. Um dies zu erreichen, sind die Multiplexer 24 jeder Wortstruktur mit einem einzelnen Multiplexer 27 verbunden, wobei jeder der Multiplexer 27 m + 1 Eingangsports, einen Ausgangsport und einen Steuereingangsport umfasst. Unter der Annahme, dass jeder der Multiplexer 24 n = 4 Funktionseingangsports umfasst, benötigt einer entweder ein Signal m, das mit 2 Bits codiert ist (m = 2), oder die Multiplexer 24 werden mit vordecodierten Signalen beliefert, sodass m = n = 4 im Funktionsmodus gemäß 3. Durch Berücksichtigung des mindestens einen Testeingangs der Multiplexer 24 weisen die Multiplexer 24 nun n + 1 = 5 Eingangsports auf und jeder der Multiplexer 27 weist m + 1 = 5 Eingangsports auf.
  • Das erste Steuersignal TE1 wird zu den Steuereingangsports der Multiplexer 27 geliefert, wenn der Funktionsmodus oder erste Testmodus/Verschiebungsmodus eingeleitet werden soll. In Abhängigkeit vom Signalpegel des ersten Testsignals TE1 wird entweder ein Funktionsmodus oder ein Verschiebungsmodus ausgewählt. Um beispielsweise einen Funktionsmodus auszuwählen, werden die ursprünglichen m Adressenbits, wie durch die Lese/Schreib-Steuerlogik 25 geliefert, zu den Multiplexern 24 als Signal in_sel übergeben, wobei das Signal in_sel die m Adressenbits und ein Bit mit dem Wert 0 in der MSB-Position enthält, was angibt, dass der Funktionsmodus verwendet werden soll (TE1 = 0 und z. B. entspricht in_sel 0-0100).
  • Wenn andererseits ein Verschiebungsmodus ausgewählt werden soll, wird TE1 auf 1 umgeschaltet und die ursprünglichen Adressenbits werden auf 0 gesetzt, sodass das Signal in_sel mit der Form 1-0000 erzeugt wird, um zu bewirken, dass alle Multiplexer 24 einen des mindestens einen Testeingangs, der ein Verschiebungseingang ist, auswählen. Es wird angemerkt, dass diese Weise zum Steuern der Multiplexer 24 unter Verwendung von Multiplexern 27 nur beispielhaft ist und andere Weisen zum Steuern möglich sind, beispielsweise unter Verwendung einer Anordnung von Logikgattern jeweils zwischen der Lese/Schreib-Steuerlogik 25 und den Multiplexern 24 eines Registers.
  • Während des Funktionsmodus wird folglich der mindestens eine Dateneingang der Multiplexer 24 ausgewählt, wohingegen während des ersten Testmodus oder Verschiebungsmodus einer des mindestens einen Testeingangs oder ein Verschiebungseingang ausgewählt wird. Im Funktionsmodus wird ein Eingangswort mit der Wortlänge w von den Eingangs-Latches geliefert, wobei die Wortlänge w der Anzahl von Wortleitungen 23 ”n” mal der Anzahl von Latches innerhalb einer Wortstruktur ”b” entspricht. Mit anderen Worten w = n·b, wobei w die Wortlänge darstellt, n die Anzahl von Schreibdatenports darstellt, die der Anzahl von Wortleitungen entspricht, und b die Bitlänge von jedem der Schreibdatenports darstellt.
  • Der mindestens eine Dateneingang der Multiplexer ist derart verbunden, dass in einem Funktionsbetriebsmodus Daten, die an mindestens einem Dateneingang einer ersten Teilmenge des ersten Satzes von Multiplexern, die zu einem ersten Strukturwort (Wort 0 in diesem Beispiel) gehören, in Form eines ersten Eingangsworts empfangen werden, dieselben Daten wie Daten sind, die an mindestens einem Dateneingang der ersten Teilmenge des zweiten Satzes von Multiplexern, die zum zweiten Strukturwort (Wort 1 in diesem Beispiel) gehören, in Form eines zweiten Eingangsworts empfangen werden. Folglich sind die zu den Latches des Worts 0 gelieferten Datenbits dieselben Daten wie Datenbits, die zu den Latches des Worts 1 geliefert werden. Die Sequenz von Latches innerhalb einer Wortstruktur ist jedoch von keiner Bedeutung im Vergleich zu der Anordnung der Latches innerhalb der Schieberegisterkette. Mit anderen Worten, die Datenbits innerhalb des ersten Eingangsworts weisen nicht notwendigerweise dieselben/identischen Positionen wie die Datenbits innerhalb des zweiten Eingangsworts auf. Wenn die Schieberegisterkette in einer Weise angeordnet ist, die von der in 4 gezeigten verschieden ist, ist die Sequenz von Bits, die zum Wort 0 und Wort 1 geliefert werden, auch unterschiedlich, selbst wenn die mehreren Datenbits, die zum Wort 0 und Wort 1 geliefert werden, identisch sind.
  • Die Darstellung der Registerdatei 20 von 4 ist daher ein erster Testmodus, in dem die Registerdatei 20 funktional in einen Verschiebungsmodus umgewandelt ist. Der erste Ablage-Latch 22.2 des Registerworts 0 kann als Latch zum Eingeben einer Bitsequenz verwendet werden, die als TI1 bezeichnet ist. Dieser Latch gehört zu einer Speicherzelle mit einem Multiplexer 24, von dem einer des mindestens einen Testeingangs oder ein Verschiebungseingang für die Eingabe einer Bitsequenz zum Eintritt in den ersten Testmodus oder Verschiebungsmodus verwendet wird. Die Bitsequenz kann dann durch alle Ablage-Latches 22 geschoben werden, die seriell miteinander verbunden sind.
  • Die Ausgangsbitsequenz kann mit der Eingangsbitsequenz verglichen werden, um die Funktionalität der Ablage-Latches auszuwerten. Die Implementierung kann derart sein, dass eine längere Kette durch Verbinden aller Ablage-Latches miteinander gebildet werden kann oder alternativ mehrere unabhängige Ketten von Ablage-Latches gebildet werden können, die parallel oder seriell getestet werden können.
  • Um die Daten der Bitsequenz TI1 durch die Schieberegisterkette der seriell verbundenen Speicherzellen zu schieben, ist es auch erforderlich, bestimmte vorbestimmte Taktsignale zu den Ablage-Latches 22 zu liefern. Alle Ablage-Latches 22 weisen einen Steuereingang auf, der mit einem Taktsignal oder einem Signal, das zum Taktsignal komplementär ist, beliefert werden soll. Durch Steuern der Daten-Latches 22 in einer solchen Weise ist es möglich, eine Master-Slave-Schieberegisterkette zu erhalten. Die Schaltkonfiguration, wie in 4 gezeigt, ist derart, dass die Ablage-Latches 22 des Registerworts 0 sich als Master-Latches verhalten und die Ablage-Latches 22 des Registerworts 1 sich als Slave-Latches verhalten. Das globale Taktsignal clk wird zu jeder der Wortstrukturen 0 und 1 geliefert.
  • Gemäß der Ausführungsform von 4 umfasst jede der Wortstrukturen eine Steuerlogik zum Einstellen der Latches auf einen Funktionsmodus oder einen Verschiebungsmodus. Die Steuerlogik, wie in jedem Wort enthalten, wird nachstehend weiter beschrieben und sie umfasst den Multiplexer 27, den Multiplexer 28 und ein Taktgattersteuerelement (in diesem Fall ein UND-Gatter) 29 sowie einen Inverter 30 zum Invertieren von clk. Es ist jedoch zu beachten, dass die Steuerlogik nicht notwendigerweise ein Teil jeder Wortstruktur sein muss, sondern auch ein Teil der Lese/Schreib-Steuerlogik 25 sein kann oder sie auch in Form eines eigenen Schaltungsblocks angeordnet sein kann, der jeweils zwischen der Lese/Schreib-Steuerlogik 25 und den Latches 22 und Multiplexern 24 angeordnet ist.
  • Gemäß der Ausführungsform von 4 umfasst die Steuerlogik in jedem der Worte einen Multiplexer 28, von dem ein Ausgangsport mit einem Steuereingang aller Ablage-Latches 22 des jeweiligen Worts verbunden ist. Der Multiplexer 28 des Worts 0 umfasst ferner einen ersten Eingangsport, der mit einem Ausgangsport eines Taktgattersteuerelements/UND-Gatters 29 gekoppelt ist, und einen zweiten Eingangsport, der mit einem Ausgang eines Inverters 30 gekoppelt ist. Das Taktsignal clk wird zum Eingang des Inverters 30 geliefert, sodass ein komplementäres Taktsignal clkq zum zweiten Eingangsport des Multiplexers 28 des Worts 0 geliefert wird. Das Taktsignal clk wird auch zu einem ersten Eingang des UND-Gatters 29 geliefert, wobei ein Lese/Schreib-Auswahlsignal wr_sel zu einem zweiten Eingang des UND-Gatters 29 geliefert wird. Der Multiplexer 28 des Worts 0 ermöglicht die Auswahl zwischen dem Taktsignal am Ausgang des UND-Gatters 29 und dem invertierten Taktsignal am Ausgang des Inverters 30.
  • Wenn ein Funktionsmodus ausgewählt werden soll, wird TE1 auf 0 umgeschaltet, in welchem Fall der Multiplexer 28 den Ausgang des UND-Gatters 29 auswählt. In diesem Modus sollen die Ablage-Latches 22 so gesteuert werden, dass sie ihre normale Speicherfunktion erfüllen, die durch die Lese/Schreib-Steuerlogik 25 über den Satz von Schreibauswahlsignalen wr_sel (eines pro Wort) gesteuert wird. Der Ausgang des UND-Gatters 29 und folglich der Ausgang des Multiplexers 28 sind nur hoch, wenn das entsprechende Schreibauswahlsignal wr_sel hoch ist, sodass Daten in den AblageLatches 22 des jeweiligen Worts gespeichert werden, sobald clk hoch ist.
  • Wenn andererseits der erste Testmodus oder Verschiebungsmodus ausgewählt werden soll, wird TE1 auf 1 umgeschaltet, in welchem Fall der Multiplexer 28 des Worts 0 den Ausgang des Inverters 30 auswählt, sodass ein kontinuierliches komplementäres Taktsignal clkq zum Steuereingang der Ablage-Latches 22 des jeweiligen Worts geliefert wird. Wie in 4 zu sehen ist, ist die Schaltkonfiguration im Wort 1 ähnlich, mit der Ausnahme, dass der Inverter 30 weggelassen ist, sodass im ersten Testmodus oder Verschiebungsmodus das Taktsignal clk direkt zum zweiten Eingangsport des Multiplexers 28 im Wort 1 und folglich zum Steuereingang der Ablage-Latches 22 des jeweiligen Worts geliefert wird. Dieses Schema kann für andere Worte innerhalb dieser Anordnung wiederholt werden, beispielsweise für alle geraden Worte, die einen Inverter 30 enthalten, aber alle ungeraden Worte enthalten keinen. Hier ist zu erkennen, dass das UND-Gatter 29 nur eine beispielhafte Implementierung für irgendeine Art von Taktgattersteuerung des Takts clk durch das Freigabesignal wr_sel ist.
  • Die Multiplexer 28 umfassen jeweils einen Steuereingang, der mit dem ersten Testsignal TE1 beliefert wird, wenn in den ersten Testmodus oder Verschiebungsmodus eingetreten werden soll. Das Liefern des ersten Testsignals TE1 = 1 zum Steuereingangsport der Multiplexer 28 führt zur Auswahl der zweiten Eingangsports der Multiplexer 28, was wiederum bedeutet, dass ein komplementäres Taktsignal clkq zu den Ablage-Latches 22 des Worts 0 (gerade) geliefert wird und ein Taktsignal clk zu den Ablage-Latches 22 des Worts 1 (ungerade) geliefert wird, sodass sie als Master-Slave-Register funktionieren.
  • Das Setzen des ersten Testsignals TE1 auf 1 ermöglicht folglich den Eintritt in den ersten Testmodus oder Verschiebungsmodus der Registerdatei 20, nämlich durch Umschalten der Multiplexer 24 zum Aktivieren mindestens eines Testeingangs, um die Speichereinheiten und insbesondere die Ablage-Latches 22 miteinander seriell zu verbinden, und Liefern von Taktsignalen und komplementären Taktsignalen zu den Ablage-Latches 22, um eine Master-Slave-Schieberegisterkette zu bilden. Wenn das erste Testsignal TE1 auf 0 gesetzt wird, werden die Multiplexer 24 auf einen ihrer regulären Funktionseingangsports geschaltet und Daten werden in den Ablage-Latches 22 gemäß dem regulären Funktionsmodus der Registerdatei 20 gespeichert, sobald das Taktsignal clk aktiv (”1”) ist, das durch den Satz von Schreibauswahlsignalen wr_sel gesteuert wird, die durch die Lese/Schreib-Steuerlogik 25 geliefert werden.
  • Es ist zu beachten, dass auch andere Implementierungen möglich sind. Ein wesentlicher Aspekt besteht darin, dass im Funktionsmodus die Latches mit Signalen gemäß den aktuellen Speicheranforderungen beliefert werden sollen, und im ersten Testmodus oder Verschiebungsmodus die Latches von benachbarten Registern mit Taktsignalen bzw. komplementären Taktsignalen beliefert werden sollten, um eine Schieberegisterkette aufzubauen. Dies kann auch mit anderen Hardwareimplementierungen als der von 4 durchgeführt werden.
  • Mit Bezug auf 5 und 6 ist die Latch-basierte Speichervorrichtung, wie in diesen Figuren gezeigt, durch eine Registerdatei 30 mit mehreren Ports gegeben, in der mindestens zwei Dateneingänge vorhanden sind. In 5 und 6 sind mindestens zwei Paare von Latches in der Registerdatei 30 verbunden, wobei mindestens ein Paar ein Paar von Eingangs-Latches ist und mindestens ein Paar ein Paar von Daten-Latches ist. Die Prinzipfunktionsstruktur der Registerdatei 30 ist ähnlich zu jener der Registerdatei 20, wie in 3 und 4 gezeigt und beschrieben, sodass ähnliche oder gleiche Teile oder Abschnitte nicht erneut beschrieben werden. Insbesondere kann die Matrix von Speicherzellen der Registerdatei 30 ähnlich oder gleich zur Matrix von Speicherzellen der Registerdatei 20 sein.
  • Der Schwerpunkt von 5 und 6 liegt auf der Konfiguration der Eingangs-Latches und der Testlogik zum Testen der Eingangs-Latches. Jedem der Eingangs-Latches 31 ist ein Multiplexer 32 zugeordnet. Jeder der Multiplexer 32 umfasst einen Ausgang, mindestens einen Testeingang, der ein Verschiebungseingang ist, und einen Steuereingang TE1A. 5 zeigt eine Latch-basierte Speichervorrichtung in einem Funktionsmodus gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung. Die Registerdatei 30 umfasst Eingangs-Latches 31 eines ersten Eingangs-Latch-Blocks 31A sowie die Eingangs-Latches 31 eines zweiten Eingangs-Latch-Blocks 31B. Die Eingangs-Latches 31 werden mit ein und demselben Taktsignal clkq beliefert. Der Ausgang von jedem der Multiplexer 32 wird mit einem Eingang des jeweiligen zugehörigen Eingangs-Latches 31 verbunden, wenn ein Testsignal TE1A an den Steuereingang der Multiplexer 32 angelegt wird. Das Testsignal TE1A weist ein konstantes vordefiniertes Potential auf, in diesem Fall eine 0. In diesem Fall funktionieren die Eingangs-Latches als Satz von Master-Latches, während die Daten-Latches als Satz von Slave-Latches funktionieren.
  • 6 zeigt eine Latch-basierte Speichervorrichtung in einem ersten Testmodus oder Verschiebungsmodus gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung. In der Registerdatei 30, wie in 6 gezeigt, ist einer des mindestens einen Testeingangs von jedem der Multiplexer 32 ein Verschiebungseingang und wird jeweils mit dem Ausgang des jeweiligen Multiplexers 32 durch Anlegen eines Testsignals TE1A an den Steuereingang der Multiplexer verbunden. Das Testsignal TE1A weist ein konstantes vordefiniertes Potential, in diesem Fall 1, auf. Im Unterschied zu 5 wird die Lieferung von Taktsignalen zu den Eingangs-Latches 31 so geändert, dass ein komplementäres Taktsignal clkq zu den Eingangs-Latches 31 des ersten Eingangs-Latch-Blocks 31A geliefert wird und ein Taktsignal clk zu den Eingangs-Latches 31 des zweiten Eingangs-Latch-Blocks 31B geliefert wird. Folglich werden komplementäre Taktsignale zu aufeinander folgenden Eingangs-Latches der Schieberegisterkette geliefert. In diesem Fall sind die EingangsLatches 31 in einer Master-Slave-Konfiguration seriell miteinander verbunden, in der der erste Satz von Eingangs-Latches 31 im Block 31A als Satz von Master-Latches funktioniert und der zweite Satz von Eingangs-Latches im Block 31B als Satz von Slave-Latches funktioniert.
  • Eine Bitsequenz kann in den mindestens einen Testeingang T12 eines ersten Multiplexers 32 eingegeben werden und durch die Schieberegisterkette geschoben werden, die durch die seriell verbundenen Eingangs-Latches 31 gebildet ist, wie durch die Leitung 31.1 gezeigt. Um eine Schieberegisterkette zu bilden, wird einer von mindestens einem Testeingang oder der Verschiebungseingang eines ersten Multiplexers 32 entsprechend einem ersten Eingangs-Latch mit einem Ausgang eines zweiten Eingangs-Latches verbunden. In dieser Ausführungsform weist die Bitsequenz eine ausreichende Länge auf und umfasst mindestens einen Datenübergang. Die Bitsequenz kann aus dem letzten Eingangs-Latch 31 der Kette bei TO2 ausgelesen und mit der Eingangsbitsequenz verglichen werden, die bei T12 eingespeist wird, um die Speicherfunktionalität der Eingangs-Latches 31 auszuwerten. Es wird angemerkt, dass die Schieberegisterkettenverzögerung zum Vergleich kompensiert werden muss.
  • Wie vorstehend in Verbindung mit den Daten-Latches erläutert wurde, kann die Implementierung derart sein, dass eine längere Kette durch Verbinden aller Eingangs-Latches miteinander gebildet werden kann oder alternativ mehrere unabhängige Ketten von Eingangs-Latches gebildet werden können, die parallel oder seriell getestet werden können. Es ist auch möglich, eine lange Kette, die darin alle Eingangs-Latches und alle Daten-Latches verbindet, oder mehrere unabhängige Ketten, von denen jede einen Teil der Eingangs-Latches und einen Teil der Daten-Latches verbindet, zu bilden.
  • Mit Bezug auf 7 und 8 ist eine Latch-basierte Speichervorrichtung in einem Funktions- oder Abtasttestmodus gemäß noch einer weiteren Ausführungsform der vorliegenden Offenbarung dargestellt. Die Latch-basierte Speichervorrichtung, wie in 7 und 8 gezeigt, ist durch eine Registerdatei 40 mit mehreren Ports gegeben, die zwei Datenports umfasst. Eine Vorrichtung mit mindestens einem Datenport kann jedoch auch implementiert werden, ohne vom Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen. Außerdem ist ein Multiplexer 42 in 7 für einen Testzweck dargestellt, er ist nicht für die Auswahl von Daten erforderlich. Die Prinzipfunktionsstruktur der Registerdatei 40 ist zu jener der Registerdatei 20, wie in 3 und 4 gezeigt und beschrieben, ähnlich, sodass ähnliche oder gleiche Teile oder Abschnitte nicht erneut beschrieben werden. Insbesondere kann die Matrix von Speicherzellen der Registerdatei 40 zur Matrix von Speicherzellen der Registerdatei 20 ähnlich oder gleich sein.
  • Wie in 7 und 8 gezeigt, umfassen Eingangs-Latches mehrere eines ersten Satzes von Eingangs-Latches 41.1 und eines zweiten Satzes von Eingangs-Latches 41.2. Die mehreren ersten und zweiten Sätze von Eingangs-Latches 41.1 und 41.2 sind seriell miteinander verbunden. Jedes Paar von ersten und zweiten Sätzen von Eingangs-Latches 41.1 und 41.2 ist einem Multiplexer 42 zugeordnet, von welchem ein Ausgang mit einem Eingang von jedem des ersten Satzes von Eingangs-Latches 41.1 gekoppelt ist. Die Multiplexer 42 umfassen auch mindestens einen Dateneingang, mindestens einen Testeingang und mindestens einen Auswahlsteuereingang. Einer des mindestens einen Testeingangs ist ein Abtasteingang, der mit einem Ausgang von einem des zweiten Satzes von Eingangs-Latches 41.2 verbunden ist, um eine Abtastregisterkette zu bilden. Der Abtasteingang von jedem der Multiplexer 42 ist auch mit dem Ausgang des jeweiligen Multiplexers 42 verbindbar, wenn ein Testsignal TE an den mindestens einen Auswahlsteuereingang des jeweiligen Multiplexers 42 angelegt wird, und das Testsignal TE ein konstantes vordefiniertes Potential, beispielsweise TE = 1, aufweist. Es ist zu beachten, dass der zweite Satz von Eingangs-Latches 41.2 für die reguläre Funktion der Registerdatei 40 nicht erforderlich ist und nur für Testzwecke implementiert wird.
  • 7 zeigt eine Latch-basierte Speichervorrichtung in einem Funktionsmodus in noch einer weiteren Ausführungsform der vorliegenden Offenbarung. Wie in der Registerdatei 40 von 7 gezeigt, wird ein Taktsignal clkq zum ersten Satz von Eingangs-Latches 41.1 geliefert und ein konstantes vordefiniertes Potential oder ein konstantes Steuersignal 1 wird zum clk-Eingangspin des zweiten Satzes von Eingangs-Latches 41.2 geliefert, sodass der zweite Satz von Eingangs-Latches 41.2 so konfiguriert wird, dass er in einem transparenten Zustand arbeitet und daher freigegeben wird. Ein Testsignal TE = 0 wird auch an mindestens einen Auswahlsteuereingang der Multiplexer 42 angelegt, sodass die Multiplexer 42 den mindestens einen Dateneingang, z. B. din_A, mit ihrem Ausgang und folglich dem Dateneingangspin des ersten Satzes von Eingangs-Latches 41.1 verbinden. In diesem Fall leitet der zweite Satz von Eingangs-Latches 41.2 die Daten vom Ausgang des ersten Satzes von Latches 41.1 zur Datenleitung 43 (in 7 nicht gezeigt) weiter, um die Dateneingänge der Daten-Latches, die rechts gezeigt sind, zu beliefern. Sowohl der erste als auch der zweite Satz von Eingangs-Latches 41.1, 41.2 funktionieren zusammen als Mastersatz von Latches, während die Daten-Latches rechts als Slave-Satz von Latches der Latch-basierten Speichervorrichtung funktionieren.
  • 8 zeigt eine Latch-basierte Speichervorrichtung in einem zweiten Testmodus oder einem Abtasttestmodus gemäß einer Ausführungsform der vorliegenden Offenbarung. Wie in der Registerdatei 40 von 8 gezeigt, wird ein Taktsignal clk zum zweiten Satz von Eingangs-Latches 41.2 geliefert. Das komplementäre Taktsignal clkq wird zum ersten Satz von Eingangs-Latches 41.1 geliefert, sodass der erste und der zweite Satz von Eingangs-Latches 41.1 und 41.2 in eine Master-Slave-Konfiguration umgeschaltet werden, in der der erste Satz von Eingangs-Latches 41.1 als Satz von Master-Latches funktioniert und der zweite Satz von Eingangs-Latches 41.2 als Satz von Slave-Latches funktioniert. In dieser Konfiguration verhält sich die Struktur als Abtastregister, das in Abhängigkeit vom Testsignal TE sich entweder als parallele Registerbank (TE = 0) oder als vorübergehendes Schieberegister (TE = 1) verhält.
  • Wenn das Testsignal TE = 0 zu mindestens einem Auswahlsteuereingang der Multiplexer 42 geliefert wird, werden Daten an dem mindestens einen Dateneingang der Multiplexer 42 mit dem Multiplexerausgang und folglich mit den Eingängen der Master-Slave-Registerzellen, die aus dem ersten und dem zweiten Satz von Eingangs-Latches 41.1 und 41.2 bestehen, verbunden. Wenn ein Testsignal TE = 1 zu dem mindestens einen Auswahlsteuereingang der Multiplexer 42 geliefert wird, wird einer des mindestens einen Testeingangs oder ein Abtasteingang mit dem Ausgang des zweiten Satzes von Eingangs-Latches 41.2 verbunden, wie durch die Leitung 41.3 angegeben. Folglich wird eine Abtastregisterkette gebildet, sodass eine Testbitsequenz in einen ersten der Multiplexer 42 bei TI2A eingegeben werden kann und die Testbitsequenz vollständig oder teilweise durch die Abtastregisterkette geschoben werden kann. Irgendwelche Testergebnisse, die während einer Phase mit TE = 0 erfasst werden, können in einer analogen Weise aus dem Ausgang des mindestens einen des zweiten Satzes von Eingangs-Latches 41.2 ausgeschoben werden, wie durch die Leitung 42.1 gezeigt, indem das Testsignal TE auf ein konstantes vordefiniertes Potential wie z. B. 1 für eine bestimmte Anzahl von Taktzyklen gesetzt wird. Während des Abtasttestmodus, in dem das Testsignal TE = 1 ist, werden die Daten-Latches freigegeben und so konfiguriert, dass sie in einem transparenten Zustand als kombinatorische Logikeinheit arbeiten.
  • Eine weitere Ausführungsform eines Latch-basierten Speichers umfasst eine Variante von 8, bei der die Eingangs-Latch-Struktur durch Abtastregisterzellen ersetzt ist, wobei jede Zelle einen Multiplexer 42, einen ersten Eingangs-Latch 41.1 als Master-Eingangs-Latch und einen zweiten Eingangs-Latch 41.2 als Slave-Eingangs-Latch umfasst. Im Gegensatz zu 7 und 8 wird ein Taktsignal clk immer zum zweiten Satz von Eingangs-Latches 41.2 sowohl im Funktions- als auch im Abtasttestmodus geliefert. Folglich arbeitet der zweite Satz von Eingangs-Latches 41.2 parallel zu den entsprechenden Daten-Latches des geschriebenen Worts.
  • Mit Bezug auf 9 eine Latch-basierte Speichervorrichtung in einem zweiten Testmodus oder einem Abtasttestmodus gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung. Die Latch-basierte Speichervorrichtung ist in einem Abtasttestmodus zum Testen einer externen und internen Logik gezeigt. Die Registerdatei 50, wie in 9 gezeigt, umfasst Speicherzellen, wobei jede Speicherzelle einen Latch 51 und einen zugehörigen Multiplexer 52 enthält. Die Speicherzellen sind in Form einer Matrix angeordnet, wie in vorherigen Ausführungsformen beschrieben. Nur zwei Speicherzellen (einer ersten Zeile) sind in 9 gezeigt.
  • Ein wesentliches Merkmal der Ausführungsform von 9 besteht darin, dass die Ablage-Latches 51 dazu konfiguriert werden können, in einem transparenten Zustand zu arbeiten und folglich als kombinatorische Logikeinheiten zu arbeiten, indem ein Testsignal mit einem konstanten vordefinierten Potential an Steuereingänge der Ablage-Latches 51 angelegt wird. Wenn beispielsweise ein Testsignal TE2 mit einem konstanten vordefinierten Potential von 1 angelegt wird, wird das Signal TE2 in mehrere ODER-Gatter 53 eingegeben und der Ausgang TE2A der ODER-Gatter 53 wird auch auf 1 gesetzt. Der Ausgang TE2A der ODER-Gatter 53 wird dann mit einem Steuereingang der Ablage-Latches 51 gekoppelt, sodass die Ablage-Latches 51 so konfiguriert werden, dass sie in einem transparenten Zustand arbeiten. Da ihre Speicherfunktionalität durch Durchführen eines Verschiebungstests im ersten Testmodus oder Verschiebungsmodus unabhängig getestet werden kann, wie vorstehend beschrieben, liegt der Schwerpunkt während der zweiten Testphase oder des Abtasttestmodus auf den elektrischen Verbindungen und der Schaltungsumgebung der Ablage-Latches 51. Folglich kann die Korrektheit der elektrischen Verbindungen und der Schaltungsumgebung der Ablage-Latches im Abtasttestmodus hinsichtlich der Struktur der Schaltung ausgewertet werden.
  • Wenn die Ablage-Latches 51 so konfiguriert sind, dass sie in einem transparenten Zustand arbeiten, kann die Funktionalität des Schreib-Decodierers, des Lese-Decodierers und der Multiplexer 52 und 59 durch eine herkömmliche Testmethode, z. B. einen Abtasttest, ausgewertet oder getestet werden. Für diesen Zweck sind Abtastregister wie z. B. ein Eingangsabtastregister 54 vorgesehen, die mit den Eingangsdatenbusleitungen, den Ausgangsleitungen und den Schreib- und Lese-Decodierern verbunden sind. Die Ablage-Latches 51 werden so konfiguriert, dass sie in diesem Fall als kombinatorische Logikeinheit arbeiten.
  • Ein Eingangsabtastregister 54 ist mit den internen Busleitungen der Registerdatei verbunden, um Eingangsdaten zu den Ablage-Latches 51 zu liefern. In einer Ausführungsform kann das Eingangsabtastregister 54 als mehrere Eingangs-Latches 41.1 und 41.2 implementiert werden, wie vorher erörtert und in 8 gezeigt. In diesem Fall wird mindestens ein Taktsignal clkq an den ersten Satz von Eingangs-Latches 41.1 angelegt und ein zweites Taktsignal clk wird an den zweiten Satz von Eingangs-Latches 41.2 angelegt. Der Wert des Steuersignals TE (in 9 nicht gezeigt), das an mindestens einen Auswahlsteuereingang der Multiplexer 42 angelegt wird, definiert die Funktionalität des Eingangsabtastregisters, wie mit Bezug auf 8 beschrieben.
  • Ein Ausgangsabtastregister 55 ist mit den Ausgangsleitungen der Registerdatei verbunden, um den Ausgang der Ablage-Latches 51 durch eine parallele Erfassung von Ausgangsdaten während des Abtasttests zu prüfen. Nur zwei Ausgangsleitungen sind in 9 gezeigt, Leitungen 55.1 und 55.2. Ein zusätzliches Abtastregister 56 kann mit dem Schreib-Decodierer 57 zum Steuern der Eingangsmultiplexer 52 und dem Lese-Decodierer 58 zum Steuern der Ausgangsmultiplexer 59 verbunden sein, wie durch Leitungen 56.1, 56.2 bzw. Leitungen 56.3, 56.4 angegeben.
  • Die Leitung 56.5 zwischen dem Abtastregister 56 und dem Schreib-Decodierer 57 veranlasst, dass ein spezieller Schreibadressenport des Schreib-Decodierers 57 ein Steuersignal entlang der Leitung 56.1 zu einem zugehörigen Multiplexer 52 sendet, um einen der mindestens einen Eingänge mit dem Ausgang zu verbinden. Der Ablage-Latch 51 wird dann so konfiguriert, dass er in einem transparenten Zustand arbeitet, und wirkt als Puffer. Der Weg (gestrichelte Linie) kann durch die Registerdatei 50 fortfahren, bis er den Multiplexer 59 erreicht, der durch einen Leseausgangsport des Lese-Decodierers 58 adressiert und gesteuert wird, wie durch die Leitung 56.3 angegeben. Schließlich fährt der Weg (gestrichelte Linie) zu einer Ausgangsleitung 55.1 der Registerdatei fort, die mit dem Ausgangsabtastregister 55 verbunden ist, wo die Ausgangsdaten während des Abtasttests beobachtet werden. In dieser Weise kann die Funktionalität der Schreib- und Lesezugriffsports des Schreib-Decodierers 57 und des Lese-Decodierers 58 und der Multiplexer 52 und 59 entlang des Weges (gestrichelte Linie) getestet werden.
  • Ebenso können die Multiplexer und Schreibzugriffsports und Lesezugriffsports entlang des Weges (durchgezogene Linie) und aller anderen Wege innerhalb der Registerdatei 50 getestet werden. In diesem Fall bewirkt die Leitung 56.6 zwischen dem Eingangsabtastregister 56 und dem Schreib-Decodierer 57, dass ein spezieller Schreibadressenport des Schreib-Decodierers 57 ein Steuersignal entlang der Leitung 56.2 zu einem zugehörigen Multiplexer 52 sendet, um einen der mindestens einen Eingänge mit dem Ausgang zu verbinden. Der Ablage-Latch 51 wird dann so konfiguriert, dass er in einem transparenten Zustand arbeitet, und wirkt als Puffer. Der Weg (durchgezogene Linie) kann sich durch die Registerdatei 50 fortsetzen, bis er den Multiplexer 59 erreicht, der durch einen Leseausgangsport des Lese-Decodierers 58 adressiert und gesteuert wird, wie durch die Leitung 56.4 angegeben. Schließlich setzt sich der Weg (durchgezogene Linie) zu einer Ausgangsleitung 55.2 der Registerdatei fort, die mit dem Ausgangsabtastregister 55 verbunden ist, wo die Ausgangsdaten während des Abtasttests beobachtet werden. In dieser Weise kann die Funktionalität von Schreib- und Lesezugriffsports des Schreib-Decodierers 57 und des Lese-Decodierers 58 und der Multiplexer 52 und 59 entlang des Weges (durchgezogene Linie) getestet werden.
  • Zusätzlich zur Bereitstellung eines Eingangsabtastregisters 54, um Eingangsdaten zu den Ablage-Latches 51 zu liefern, kann eine Eingangseinheit anstelle des Eingangsabtastregisters 54 vorgesehen sein. In diesem Fall umfasst die Eingangseinheit mehrere Eingangs-Latches und Multiplexer, wie vorstehend in 5 und 6 beschrieben. Während des zweiten Testmodus oder eines Abtasttestmodus kann die Eingangseinheit so konfiguriert werden, dass sie als andere kombinatorische Logikeinheit arbeitet, indem die mehreren Eingangs-Latches so konfiguriert werden, dass sie in einem transparenten Zustand arbeiten, wie für die Ablage-Latches 51 in 9 beschrieben.
  • Mit Bezug auf 10 ist eine beispielhafte Implementierung von Ablage-Latches in einer Latch-basierten Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung dargestellt. Die gezeigte Zelle enthält zwei Kernzellen, wobei jede Kernzelle eine Spalte von b Ablage-Latches 61, ihre zugehörigen Multiplexer 62 und auch die Testschaltungsanordnung zum Eintritt in die Testmodi umfasst, wie vorstehend beschrieben (ODER-Gatter 63 und der MUX zum globalen Auswählen des Freigabesignals für die Latches). Die Taktinversion, um eine Master-Slave-Funktionalität der Latch-Paare zu ermöglichen, wird in der nächsten Hierarchieebene (durch den Inverter 64) implementiert. Insbesondere umfasst die Registerdatei 60, wie in 10 gezeigt, Speicherzellen, wobei jede Speicherzelle einen Ablage-Latch 61 und einen zugehörigen Multiplexer 62 umfasst. Die Speicherzellen sind in Form einer Matrix angeordnet, wie in vorherigen Ausführungsformen beschrieben. Nur zwei Speicherzellen einer ersten Zeile sind in 10 gezeigt. Die Speicherzellen sind in Form von Speicherworten angeordnet, die als Wort 0 und Wort 1 bezeichnet sind.
  • Mit den Testsignalen TE1 und TE2 kann in die verschiedenen Testmodi eingetreten werden. Wenn das erste Testsignal TE1 auf TE1 = 1 geschaltet wird, während das zweite Testsignal TE2 = 0 ist, wird die Funktionalität der Ablage-Latches 61 durch Steuern der Multiplexer 62 zum Umschalten von einem des mindestens einen Testeingangs oder des Verschiebungseingangs auf den Ausgang und serielles Verbinden der Ablage-Latches 61 getestet. Der Datenfluss ist wie durch die Leitungen 60.1 gezeigt, wobei eine Bitsequenz an den Verschiebungseingang TI angelegt wird und ein Ausgang TO vom letzten Ablage-Latch 61 der Schieberegisterkette der seriell verbundenen Daten-Latches 61 erhalten wird. Folglich wurde in einen Verschiebungsmodus eingetreten, wenn TE1 1 ist und TE2 0 ist.
  • Wie bereits in Verbindung mit 9 erläutert wurde, wird, wenn das zweite Testsignal TE2 mit einem konstanten vordefinierten Potential wie z. B. 1 angelegt wird, der Ausgang der ODER-Gatter 63 auch auf 1 gesetzt. Wenn ihr Ausgang mit einem Steuereingang der Daten-Latches 61 gekoppelt wird, werden die Ablage-Latches 61 so konfiguriert, dass sie in einem transparenten Zustand arbeiten, sodass die Funktionalität des Schreib-Decodierers, des Lese-Decodierers und der Multiplexer 62 sowie der Ausgangsmultiplexer (in 10 nicht gezeigt) durch eine herkömmliche Testmethode, z. B. einen Abtasttest, ausgewertet oder getestet werden kann, wie in Verbindung mit 9 beschrieben. Folglich wurde in einen Abtasttestmodus eingetreten, wenn TE2 auf 1 gesetzt wird.
  • Mit Bezug auf 11 ist ein Ablaufplan eines beispielhaften Prozesses zum Testen einer Latch-basierten Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung dargestellt. Die Latch-basierte Speichervorrichtung umfasst mehrere Latches, elektrische Verbindungen und die Schaltungsumgebung der Latches, insbesondere Multiplexer und Schreib- und Lese-Decodierer. Das Verfahren umfasst das Testen der Speicherfunktionalität der Latches während einer ersten Testphase (s1) und das Testen der Funktionalität der elektrischen Verbindungen und der Schaltungsumgebung der Latches (einschließlich der Multiplexer und Decodierer) während einer zweiten Testphase (s2). Die erste Testphase und die zweite Testphase können in einer beliebigen Reihenfolge durchgeführt werden, ohne vom Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen.
  • In Schritt S1 werden während der ersten Testphase mindestens zwei Paare von Latches miteinander verbunden, um eine Schieberegisterkette zu bilden. Die Schieberegisterkette ist eine Master-Slave-Registerkette, in der die mindestens zwei Paare von Latches durch komplementäre Taktsignale während der ersten Testphase gesteuert werden.
  • In Schritt S2 wird während der zweiten Testphase zumindest ein Teil der mindestens zwei Paare von Latches in einem transparenten Zustand konfiguriert und ein Abtasttest wird durchgeführt, um die Funktionalität der elektrischen Verbindungen und der Schaltungsumgebung der Latches hinsichtlich der Struktur der Schaltung auszuwerten.
  • Gemäß einer Ausführungsform des Verfahrens von 11 kann das Verfahren innerhalb der Latch-basierten Speichervorrichtungen wie vorstehend beschrieben und unter Verwendung der verschiedenen darin enthaltenen Strukturmerkmale ausgeführt werden. Insbesondere kann das Verfahren durch Setzen des Testsignals TE1 oder TE2 auf ein konstantes vordefiniertes Potential während der ersten oder der zweiten Testphase ausgeführt werden.
  • In 4 wird beispielsweise in einem Verschiebungsmodus das Verschiebungstesten der Daten-Latches durchgeführt, indem das Testsignal TE1 und die Teststeuersignale in_sel auf einen konstanten Pegel von z. B. 1 gesetzt werden. In 6 wird in einem Verschiebungsmodus das Verschiebungstesten der Eingangs-Latches durchgeführt, indem das Testsignal TE1 und die Teststeuersignale in_sel auf einen konstanten Pegel von 1 gesetzt werden. Wenn die zu testenden Daten- oder Eingangs-Latches in eine Anzahl von Schieberegisterketten zum seriellen Testen unterteilt werden, dann werden im Allgemeinen während jeder der Testphasen ein globales Testsignal TE1 und lokale Steuersignale wie z. B. TE1A in 6, die die Multiplexer steuern, auf einen konstanten Pegel von z. B. 1 gesetzt.
  • Mit Bezug auf 12 ist ein Ablaufplan eines beispielhaften Prozesses zum Testen einer Latch-basierten Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung dargestellt. Das Verfahren umfasst das serielle Verbinden von mindestens zwei Paaren von Latches miteinander, um eine Schieberegisterkette zu bilden (s1), das Eingeben einer Bitsequenz in die Schieberegisterkette, um die Bitsequenz durch die Schieberegisterkette zu schieben (s2), das Ausgeben einer durch die Schieberegisterkette geschobenen Bitsequenz (s3), und das Vergleichen der Ausgangsbitsequenz mit der Eingangsbitsequenz (Referenz), um die Funktionalität der Latches auszuwerten (s4).
  • Die Bitsequenz weist eine ausreichende Länge auf und umfasst mindestens einen Datenübergang, beispielsweise von 0 auf 1 oder von 1 auf 0. Die Latch-basierte Speichervorrichtung umfasst ferner mehrere Speicherzellen mit mindestens zwei Paaren von Latches. Jede Speicherzelle umfasst einen Multiplexer für jeden Latch der mindestens zwei Paare von Latches. Jeder Multiplexer umfasst mindestens einen Testeingang und einen Steuereingang. Um eine Schieberegisterkette in S1 zu bilden, wird ein Testsignal TE1 mit einem konstanten vordefinierten Potential wie z. B. 1 angelegt, um einen des mindestens einen Testeingangs oder einen Verschiebungseingang mit dem Ausgang des Multiplexers zu verbinden. Der Ausgang des ersten Multiplexers wird dann mit einem Eingang eines ersten Latches der mindestens zwei Paare von Latches verbunden. Der Ausgang des ersten Latches wird dann mit einem des mindestens einen Testeingangs oder einem Verschiebungseingang eines zweiten Multiplexers für einen zweiten Latch der mindestens zwei Paare von Latches verbunden.
  • Die mindestens zwei Paare von Latches werden gesteuert, um eine Master-Slave-Schieberegisterkette zu bilden. Dies bedeutet, dass benachbarte Latches in der Schieberegisterkette mit Taktsignalen gesteuert werden, die zueinander komplementär sind. In Schritt S2 werden aufeinander folgende Latches in der Schieberegisterkette mit einem Taktsignal bzw. einem komplementären Taktsignal beliefert, sodass ein Latch als Master-Latch funktioniert und der andere Latch als Slave-Latch funktioniert und die Bitsequenz durch die Schieberegisterkette geschoben werden kann.
  • Die Latch-basierte Speichervorrichtung umfasst eine Registerdatei, insbesondere eine Lese/Schreib-Registerdatei. Die Registerdatei kann eine Registerdatei mit einzelnem Port oder eine Registerdatei mit mehreren Ports sein. In der Registerdatei sind mehrere Eingangs-Latches und mehrere Daten-Latches vorgesehen und sind miteinander verbunden. Das Verfahren wird mit einem oder beiden der mehreren Latches ausgeführt. Insbesondere kann das Verfahren derart ausgeführt werden, dass in einem ersten Schritt das Verfahren mit den Daten-Latches durchgeführt wird und in einem zweiten Schritt das Verfahren mit den Eingangs-Latches durchgeführt wird. Es ist jedoch nicht erforderlich, das Testen in zwei Schritte für die Eingangs-Latches und die Daten-Latches zu unterteilen. Im Prinzip ist es auch möglich, die zwei teilweisen Schieberegisterketten der Eingangs-Latches und der Daten-Latches zu verbinden, um eine einzelne Schieberegisterkette zu erhalten und eine längere Bitsequenz einzugeben, damit sie durch die Kette geschoben wird, und das Testen der Eingangs-Latches und der Daten-Latches in einem einzigen Schritt durchzuführen. Es ist möglich, eine Art von teilweisen Schiebeketten aufzubauen und die Schiebeketten in einer parallelen oder seriellen Weise zu testen. Es ist auch möglich, teilweise Schiebeketten aufzubauen, die Eingangs-Latches sowie Daten-Latches enthalten, und sie parallel oder seriell zu testen.
  • Gemäß einer Ausführungsform des Verfahrens von 12 umfasst die Latch-basierte Speichervorrichtung ferner elektrische Verbindungen zu und von den Ablage-Latches und der Schaltungsumgebung der Ablage-Latches, deren Funktion darin besteht, die mehreren Ablage-Latches, insbesondere die Eingangs- und Ausgangsmultiplexer und die Lese- und Schreib-Decodierer zu steuern. Das Verfahren umfasst auch das Testen dieses Abschnitts der Vorrichtung. Zum Testen dieses Abschnitts der Vorrichtung gemäß 9 umfasst das Verfahren beispielsweise ferner das Anlegen von Testbitmustern, z. B. über ein externes Abtastregister, wobei der Begriff ”extern” bedeutet, dass das Abtastregister vor der Latch-basierten Speichervorrichtung angeordnet ist.
  • Die Ablage-Latches können in einem Abtasttestmodus so konfiguriert werden, dass sie in einem transparenten Zustand in einem Abtasttestmodus arbeiten, indem ein Teststeuersignal angelegt wird, um die Ablage-Latches als Puffer zu konfigurieren, sodass die Ablage-Latches die Logikfunktion der restlichen Logik der Registerdatei (Steuerlogikschaltungsanordnung sowie Eingangs- und Ausgangsmultiplexer) nicht beeinflussen. In dieser Konfiguration ist die restliche Logik rein kombinatorischer Art und kann z. B. durch bekanntes Abtasttesten getestet werden.
  • Wie in 10 gezeigt, kann alternativ ein Steuersignal mit einem konstanten vordefinierten Potential an einen Eingang aller Ablage-Latches angelegt werden, um die Ablage-Latches so zu konfigurieren, dass sie in einem transparenten Zustand im Abtasttestmodus arbeiten. Ein Testsignal (TE2) mit einem konstanten vorbestimmten Potential kann an einen Eingang aller Ablage-Latches angelegt werden. Folglich ist es möglich, in den Abtasttestmodus zum Testen der Steuerlogikschaltungsanordnung und der Eingangs- und Ausgangsmultiplexer durch einfaches Setzen des Testsignals (TE2) auf ein konstantes vorbestimmtes Potential einzutreten.
  • Gemäß einer Ausführungsform des Verfahrens umfasst die Latch-basierte Speichervorrichtung mehrere Eingangs-Latches und mehrere Daten-Latches und das Verfahren wird mit den mehreren Eingangs-Latches ausgeführt. Die Eingangs-Latches umfassen einen ersten Satz von Latches und einen zweiten Satz von Latches, wobei der erste Satz von Latches mit dem zweiten Satz von Latches seriell verbunden ist. Es gibt zwei Betriebsmodi, in denen die Eingangs-Latches betrieben werden können, wie bereits in Verbindung mit 8 erläutert wurde.
  • In einem Funktionsmodus ist der zweite Satz von Latches so konfiguriert, dass er in einem transparenten Zustand arbeitet, indem ein konstantes Steuersignal wie z. B. 1 an seinen Taktpin angelegt wird, sodass der erste Latch als Master-Latch der Registerdatei funktionieren kann.
  • In einem Abtasttestmodus werden der erste und der zweite Satz von Latches mittels Multiplexern seriell verbunden, um eine Abtastregisterkette zu bilden. Jeder der Multiplexer ist einem Paar von ersten und zweiten Latches zugeordnet. Die Multiplexer umfassen jeweils einen Ausgang, einen von mindestens einem Testeingang, der ein Abtasteingang ist, und mindestens einen Auswahlsteuereingang. Der Ausgang von jedem Multiplexer ist mit einem Eingang des ersten Latches des zugehörigen Paars verbunden und der Abtasteingang der Multiplexer ist mit einem Ausgang eines zweiten Latches eines anderen Paars verbunden.
  • Im Abtasttestmodus wird auch ein Testsignal TE zu dem mindestens einen Auswahlsteuereingang der Multiplexer geliefert und einer des mindestens einen Testeingangs, der der Abtasteingang jedes Multiplexers ist, wird mit dem Ausgang des jeweiligen Multiplexers verbunden, wenn das Testsignal TE = 1 ist. Wenn TE = 0 ist, verhalten sich der erste und der zweite Satz von Latches als parallele Registerbank.
  • Selbstverständlich können die vorstehend beschriebenen Ausführungsformen auch in einer beliebigen möglichen Weise kombiniert werden oder mit anderen Worten Merkmale, die in Verbindung mit einer speziellen Ausführungsform beschrieben wurden, können auch auf eine andere Ausführungsform angewendet werden, wenn es vom Fachmann auf dem Gebiet als möglich und geeignet betrachtet wird. Insbesondere können in Verbindung mit den Vorrichtungen beschriebene Merkmale auf das Verfahren angewendet werden und umgekehrt.

Claims (31)

  1. Latch-basierte Speichervorrichtung (5), die umfasst: einen ersten Satz von Latches (5.1), einen ersten Satz von Multiplexern (5.3), die mit dem ersten Satz von Latches (5.1) gekoppelt sind, wobei der erste Satz von Multiplexern (5.3) einen ersten Satz von Eingängen (5.4) mit mindestens einem Dateneingang und einen zweiten Satz von Eingängen (5.5) mit mindestens einem Testeingang umfasst, wobei ein Ausgang von jedem des ersten Satzes von Multiplexern (5.3) mit einem Eingang von jedem des ersten Satzes von Latches (5.1) verbunden ist; und einen zweiten Satz von Latches (5.2), wobei jeder des zweiten Satzes von Latches (5.2) mit einem des ersten Satzes von Latches (5.1) verbindbar ist, wobei der erste (5.1) und der zweite Satz von Latches (5.2) jeweils mit unabhängigen Freigabe- oder Aktivierungssignalen steuerbar sind.
  2. Latch-basierte Speichervorrichtung (5) nach Anspruch 1, die ferner umfasst: einen zweiten Satz von Multiplexern (5.7), die mit dem zweiten Satz von Latches (5.2) gekoppelt sind, wobei der zweite Satz von Multiplexern (5.7) einen ersten Satz von Eingängen (5.4) mit mindestens einem Dateneingang und einen zweiten Satz von Eingängen (5.5) mit mindestens einem Testeingang umfasst, wobei ein Ausgang von jedem des zweiten Satzes von Multiplexern (5.7) mit einem Eingang von jedem des zweiten Satzes von Latches (5.2) verbunden ist, und wobei ein Ausgang von jedem des ersten Satzes von Latches (5.1) mit einem des mindestens einen Testeingangs von jedem des zweiten Satzes von Multiplexern (5.7) verbunden ist.
  3. Latch-basierte Speichervorrichtung (5) nach Anspruch 2, wobei eine erste Teilmenge des ersten Satzes von Multiplexern (5.3) und eine erste Teilmenge des ersten Satzes von Latches (5.1) ein erstes Strukturwort bilden, und wobei mindestens ein Dateneingang der ersten Teilmenge des ersten Satzes von Multiplexern (5.3) in der Lage ist, ein erstes Eingangswort mit Daten von einer Datenleitung zu empfangen.
  4. Latch-basierte Speichervorrichtung (5) nach Anspruch 3, wobei eine erste Teilmenge des zweiten Satzes von Multiplexern (5.7) und die erste Teilmenge des zweiten Satzes von Latches (5.2) ein zweites Strukturwort bilden, wobei mindestens ein Dateneingang der ersten Teilmenge des zweiten Satzes von Multiplexern (5.7) in der Lage ist, ein zweites Eingangswort mit Daten von der Datenleitung zu empfangen, und wobei das erste Eingangswort und das zweite Eingangswort dieselben Daten von der Datenleitung aufweisen, wobei dieselben Daten sich in entweder denselben oder verschiedenen Positionen innerhalb des ersten Eingangsworts bzw. des zweiten Eingangsworts befinden.
  5. Latch-basierte Speichervorrichtung (5) nach Anspruch 3, wobei eine zweite Teilmenge des ersten Satzes von Multiplexern (5.3) und eine zweite Teilmenge des ersten Satzes von Latches (5.1) ein drittes Strukturwort bilden, wobei mindestens ein Dateneingang der zweiten Teilmenge des ersten Satzes von Multiplexern (5.3) in der Lage ist, ein drittes Eingangswort mit Daten von der Datenleitung zu empfangen, und wobei das erste Eingangswort und das dritte Eingangswort dieselben Daten von der Datenleitung aufweisen, wobei dieselben Daten sich in entweder denselben oder verschiedenen Positionen innerhalb des ersten Eingangsworts bzw. des dritten Eingangsworts befinden.
  6. Latch-basierte Speichervorrichtung (5) nach Anspruch 2, wobei der erste und der zweite Satz von Multiplexern (5.3, 5.7) und Latches (5.1, 5.2) miteinander verbindbar sind, um eine Schieberegisterkette zu bilden, wobei einer des mindestens einen Testeingangs einer Teilmenge des ersten Satzes von Multiplexern (5.3) mit einem Ausgang einer Teilmenge des zweiten Satzes von Latches (5.2) verbunden ist.
  7. Latch-basierte Speichervorrichtung (5) nach Anspruch 6, wobei der erste Satz von Multiplexern (5.3) und der zweite Satz von Multiplexern (5.7) in einen Verschiebungsmodus steuerbar sind, in dem der erste (5.3) und der zweite Satz von Multiplexern (5.7) betriebsfähig sind, um einen des mindestens einen Testeingangs auszuwählen.
  8. Latch-basierte Speichervorrichtung (5) nach Anspruch 7, wobei der erste Satz von Latches (5.1) und der zweite Satz von Latches (5.2) in einen Verschiebungsmodus steuerbar sind, in dem der erste Satz von Latches (5.1) betriebsfähig ist, um ein erstes Taktsignal zu empfangen, und der zweite Satz von Latches (5.2) betriebsfähig ist, um ein zweites Taktsignal zu empfangen, das zum ersten Taktsignal komplementär ist.
  9. Latch-basierte Speichervorrichtung (5) nach Anspruch 2, wobei der erste Satz von Latches (5.1) und der zweite Satz von Latches (5.2) in einen transparenten Zustand steuerbar sind, in dem der erste (5.1) und der zweite Satz von Latches (5.2) freigegeben oder aktiviert sind.
  10. Latch-basierte Speichervorrichtung (5) nach einem der vorhergehenden Ansprüche, wobei ein Ausgang von jedem des ersten Satzes von Latches mit einem Eingang von jedem des zweiten Satzes von Latches (5.2) verbunden ist.
  11. Latch-basierte Speichervorrichtung (5) nach Anspruch 10, wobei einer des mindestens einen Testeingangs einer Teilmenge des ersten Satzes von Multiplexern (5.3) mit einem Ausgang einer Teilmenge des zweiten Satzes von Latches (5.2) verbunden ist.
  12. Latch-basierte Speichervorrichtung (5) nach Anspruch 11, wobei der zweite Satz von Latches (5.2) in einen transparenten Zustand in einem Funktionsmodus steuerbar ist, in dem der zweite Satz von Latches (5.2) freigegeben oder aktiviert ist.
  13. Latch-basierte Speichervorrichtung (5) nach Anspruch 11, wobei die unabhängigen Freigabe- oder Aktivierungssignale komplementäre Taktsignale sind und wobei die Teilmenge des ersten Satzes von Multiplexern (5.3) in einem Abtasttestmodus steuerbar ist, um einen des mindestens einen Testeingangs zu empfangen, um eine Abtastregisterkette zu bilden.
  14. Verfahren zum Testen einer Latch-basierten Speichervorrichtung, wobei die Latch-basierte Speichervorrichtung (5) mehrere Latches, elektrische Verbindungen und eine Schaltungsumgebung der Latches umfasst, wobei das Verfahren umfasst: Testen einer Speicherfunktionalität der Latches während einer ersten Testphase, und Testen einer Funktionalität der elektrischen Verbindungen und der Schaltungsumgebung der Latches während einer zweiten Testphase.
  15. Verfahren nach Anspruch 14, das ferner umfasst: Verbinden von mindestens zwei Paaren der Latches miteinander in der ersten Testphase, um eine Schieberegisterkette zu bilden, wobei die Schieberegisterkette eine Master-Slave-Registerkette ist, in der die mindestens zwei Paare der Latches durch komplementäre Taktsignale in der ersten Testphase gesteuert werden.
  16. Verfahren nach Anspruch 14 oder 15, das ferner umfasst Konfigurieren zumindest eines Teils der mehreren Latches auf einen transparenten Zustand in der zweiten Testphase.
  17. Verfahren nach Anspruch 16, das ferner umfasst Durchführen eines Abtasttests zum Auswerten der Korrektheit der elektrischen Verbindungen und der Schaltungsumgebung der Latches hinsichtlich der Struktur der Schaltung in der zweiten Testphase.
  18. Verfahren nach einem der Ansprüche 14 bis 17, das ferner umfasst Liefern mindestens eines Testsignals zum Steuern und Durchführen der ersten oder der zweiten Testphase, wobei das Testsignal während der ersten bzw. der zweiten Testphase auf einem konstanten vordefinierten Potential liegt.
  19. Verfahren zum Testen einer Latch-basierten Speichervorrichtung, das umfasst: Verbinden von mindestens zwei Paaren von Latches miteinander, um eine Schieberegisterkette zu bilden; Eingeben einer Bitsequenz in die Schieberegisterkette, um die Bitsequenz durch die Schieberegisterkette zu schieben; Ausgeben einer durch die Schieberegisterkette geschobenen Bitsequenz; und Vergleichen der Ausgangsbitsequenz mit der Eingangsbitsequenz, um die Funktionalität der mindestens zwei Paare von Latches auszuwerten.
  20. Verfahren nach Anspruch 19, wobei die Bitsequenz eine ausreichende Länge aufweist und mindestens einen Datenübergang umfasst.
  21. Verfahren nach Anspruch 19 oder 20, wobei das Verbinden von mindestens zwei Paaren von Latches miteinander, um eine Schieberegisterkette zu bilden, umfasst: Vorsehen eines Multiplexers für jeden Latch der mindestens zwei Paare von Latches; Verbinden von einem des mindestens einen Testeingangs eines ersten Multiplexers mit einem Ausgang des ersten Multiplexers durch Liefern eines Testsignals mit einem konstanten vordefinierten Potential zu einem Steuereingang des ersten Multiplexers; Verbinden des Ausgangs des ersten Multiplexers mit einem ersten Latch; und Verbinden des Ausgangs des ersten Latches mit einem des mindestens einen Testeingangs eines zweiten Multiplexers für einen zweiten Latch der mindestens zwei Paare von Latches.
  22. Verfahren nach einem der Ansprüche 19 bis 21, wobei das Eingeben einer Bitsequenz in die Schieberegisterkette zum Schieben der Bitsequenz durch die Schieberegisterkette umfasst: Schieben der Bitsequenz durch die Schieberegisterkette durch Liefern eines Taktsignals und eines komplementären Taktsignals jeweils zu aufeinander folgenden Latches der Schieberegisterkette, wobei die Bitsequenz eine ausreichende Länge aufweist und mindestens einen Datenübergang umfasst.
  23. Verfahren nach einem der Ansprüche 19 bis 22, wobei das Verbinden von mindestens zwei Paaren von Latches miteinander, um eine Schieberegisterkette zu bilden, umfasst: Verbinden mindestens eines Paars von Eingangs-Latches in den mindestens zwei Paaren von Latches mit mindestens einem Paar von Daten-Latches in den mindestens zwei Paaren von Latches.
  24. Verfahren zum Testen einer Latch-basierten Speichervorrichtung, das umfasst: Vorsehen einer Eingangseinheit mit mehreren Eingangs-Latches und mindestens einem Multiplexer; und Konfigurieren der Eingangseinheit so, dass sie als mindestens einer von mehreren Latches oder mindestens ein Abtastregister arbeitet, mit mehreren Steuersignalen, wobei die mehreren Steuersignale mehrere Freigabe- oder Aktivierungssignale für die mehreren Eingangs-Latches und mindestens ein Auswahlsteuersignal für den mindestens einen Multiplexer umfassen.
  25. Verfahren nach Anspruch 24, wobei das Konfigurieren der Eingangseinheit so, dass sie als mehrere Latches oder mindestens ein Abtastregister arbeitet, mit mehreren Steuersignalen umfasst: Konfigurieren der Eingangseinheit so, dass sie als mindestens ein Abtastregister in einer Master-Slave-Weise arbeitet, durch Anwenden von komplementären Taktsignalen auf die mehreren Freigabe- oder Aktivierungssignale und eines Teststeuersignals auf das mindestens eine Auswahlsteuersignal in einem ersten Betriebsmodus; und wobei das Anwenden der komplementären Taktsignale das Anlegen eines ersten Taktsignals an einen ersten Abschnitt der mehreren Eingangs-Latches und das Anlegen eines zweiten Taktsignals, das zum ersten Taktsignal komplementär ist, an einen zweiten Abschnitt der mehreren Eingangs-Latches umfasst.
  26. Verfahren nach Anspruch 25, das ferner umfasst: Vorsehen einer Dateneinheit, die mit der Eingangseinheit gekoppelt ist, wobei die Dateneinheit mehrere Daten-Latches aufweist; und Konfigurieren der mehreren Daten-Latches so, dass sie in einem transparenten Zustand arbeiten, durch Anlegen des Teststeuersignals zum Freigeben oder Aktivieren der mehreren Daten-Latches, wenn sich die Eingangseinheit in einem ersten Betriebsmodus befindet.
  27. Verfahren nach einem der Ansprüche 24 bis 26, das ferner umfasst: Konfigurieren der Eingangseinheit so, dass sie in einem zweiten Betriebsmodus als mehrere Latches arbeitet, durch: Anlegen mindestens eines Taktsignals an einen ersten Abschnitt der mehreren Eingangs-Latches; Anwenden eines ersten konstanten Steuersignals auf das mindestens eine Auswahlsteuersignal während des zweiten Betriebsmodus; und Anlegen eines zweiten konstanten Steuersignals an einen zweiten Abschnitt der mehreren Eingangs-Latches, damit sie in einem transparenten Zustand arbeiten.
  28. Verfahren zum Testen einer Latch-basierten Speichervorrichtung, das umfasst: Konfigurieren einer Speichereinheit mit mehreren Ablage-Latches zum Empfangen von Daten und Arbeiten als erste kombinatorische Logikeinheit; Liefern von Eingangsdaten zur Speichereinheit von einem Eingangsabtastregister; und Prüfen mindestens eines Ausgangs der Speichereinheit mit einem Ausgangsabtastregister.
  29. Verfahren nach Anspruch 28, wobei das Konfigurieren einer Speichereinheit mit mehreren Ablage-Latches zum Arbeiten als erste kombinatorische Logikeinheit umfasst: Konfigurieren der mehreren Ablage-Latches so, dass sie in einem transparenten Zustand arbeiten.
  30. Verfahren nach Anspruch 28 oder 29, wobei das Liefern von Eingangsdaten zur Speichereinheit von einem Eingangsabtastregister umfasst: Vorsehen einer Eingangseinheit der Latch-basierten Speichervorrichtung, die mit der Speichereinheit verbunden ist; und Konfigurieren der Eingangseinheit so, dass sie als Eingangsabtastregister arbeitet.
  31. Verfahren nach einem der Ansprüche 28 bis 30, wobei das Liefern von Eingangsdaten zur Speichereinheit von einem Eingangsabtastregister umfasst: Vorsehen einer Eingangseinheit der Latch-basierten Speichervorrichtung, die mit der Speichereinheit verbunden ist, wobei die Eingangseinheit mehrere Eingangs-Latches umfasst; Konfigurieren der Eingangseinheit so, dass sie als zweite kombinatorische Logikeinheit arbeitet, durch Konfigurieren der mehreren Eingangs-Latches so, dass sie in einem transparenten Zustand arbeiten; und Konfigurieren der Eingangseinheit zum Empfangen von Daten vom Eingangsabtastregister.
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