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HINTERGRUND DER ERFINDUNG
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1. Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft im Allgemeinen Halbleiterspeichervorrichtungen
und, im Besonderen, eine Halbleiterspeichervorrichtung, die einen
oder eine Vielzahl von parallelen Halbleiterspeichern umfasst, die
Daten mit einer Vielzahl von Bits gleichzeitig eingeben oder ausgeben,
und einen Controller, der dazu dient, eine Parallel/Seriell-Konvertierung auszuführen.
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2. Beschreibung der verwandten
Technik
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Speichervorrichtungen
sind in der Technik bekannt; zum Beispiel offenbart EP-A-0921528
eine Speichervorrichtung gemäß dem Oberbegriff
der Ansprüche
1 und 4, bei der ein Testverfahren des Direktzugriffsmodus zum Einsatz
kommt.
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Herkömmlicherweise
hat eine kleine Speicherkarte gewöhnlich eine Busbreite, die
dieselbe oder mehrere Male so breit wie bei dem (den) auf der Speicherkarte
vorgesehenen Speicher (Speichern) ist. Meist gibt die Speicherkarte
Daten mit einer Vielzahl von Bits gleichzeitig ein und aus; das
heißt,
die Speicherkarte führt
eine Paralleloperation bezüglich des
Eingebens/Ausgebens der Daten aus.
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1 zeigt
ein Beispiel für
die herkömmliche parallele
Speicherkarte. Die herkömmliche
parallele Speicherkarte umfasst, wie in diesem Diagramm gezeigt,
einen Speicher 101 und ein gedrucktes Substrat 102,
auf dem der Speicher 101 vorgesehen ist.
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Der
Speicher 101 hat eine Vielzahl von Dateneingangs- und -ausgangsanschlüssen D1
bis Dn und einen Steueranschluss CTRL, der eine Vielzahl von Steuersignalen
des Speichers 101 umfasst, die zum Beispiel ein Taktsignal
und ein Datenrichtungsbestimmungssignal enthalten. Das gedruckte
Substrat 102 hat eine Vielzahl von Dateneingangs- und -ausgangsanschlüssen 104-1 bis 104-n und
einen Steueranschluss 103, der eine Vielzahl von Steuersignalen
des gedruckten Substrats 102 umfasst.
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Die
Vielzahl von Dateneingangs- und -ausgangsanschlüssen 104-1 bis 104-n ist
mit der jeweiligen Vielzahl von Dateneingangs- und -ausgangsanschlüssen D1
bis Dn gekoppelt. Der Steueranschluss CTRL des Speichers 101 ist
mit dem Steueranschluss 103 des gedruckten Substrats 102 gekoppelt.
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Ein
Host liest/schreibt Daten über
die Dateneingangs- und
-ausgangsanschlüsse 104-1 bis 104-n und
den Steueranschluss 103 aus dem/in den Speicher 101.
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In
den letzten Jahren sind die Speicherkarten einhergehend mit der
zunehmenden Forderung nach Miniaturisierung der Speicherkarte immer
weiter verkleinert worden. Um diese Situation zu unterstützen, wird
eine Speicherkarte vorgesehen, die seriell arbeitet. Solch eine
serielle Speicherkarte umfasst einen Speicher, der parallel arbeitet,
und einen Controller, der zum Ausführen einer Parallel/Seriell-Konvertierung
dient. Da die serielle Speicherkarte mit dem Host seriell kommuniziert,
kann die Speicherkartenanzahl reduziert werden, und als Resultat
kann die Speicherkarte noch mehr verkleinert werden.
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2 ist
ein Diagramm, das ein Beispiel für die
herkömmliche
Speicherkarte zeigt, die seriell arbeitet.
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Die
serielle Speicherkarte umfasst, wie aus 2 ersichtlich
ist, den Speicher 101, das gedruckte Substrat 102 und
einen Controller 201.
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Der
Controller 201 enthält
eine Parallel/Seriell-Konvertierungsschaltung 202 und eine
Eingangs- und Ausgangssteuerschaltung 203. Die Parallel/Seriell-Konvertierungs schaltung 202 hat
eine Vielzahl von parallelen Anschlüssen, die mit den jeweiligen Dateneingangs-
und -ausgangsanschlüssen
D1 bis Dn gekoppelt sind. Ferner hat die Parallel/Seriell-Konvertierungsschaltung 202 einen
seriellen Anschluss, der mit einem seriellen Anschluss 205 des gedruckten
Substrats 102 gekoppelt ist.
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Der
Host sendet über
die Eingangs- und Ausgangssteuerschaltung 203 des Controllers 202 ein
Steuersignal 204 an den Steueranschluss CTRL des Speichers 101.
Ferner schreibt/liest der Host Daten in den/aus dem Speicher 101,
der auf der Speicherkarte installiert ist, gemäß einem seriellen Steuerprotokoll
des Controllers 201.
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Jedoch
muss bei einem Test der seriellen Speicherkarte bei der Produktion
derselben der Test durch serielles Schreiben/Lesen von Daten in
die/aus der seriellen Speicherkarte ausgeführt werden, wie zuvor beschrieben.
Dies führt
zu dem Problem, dass die Testzeit zunimmt und folglich auch die
Testkosten zunehmen, denn bei der seriellen Speicherkarte, die einen
Speicher mit einer Datenbreite von 8 Bits hat, ist die Testzeit
8-mal so lang wie bei einer parallelen Speicherkarte, die denselben
Speicher hat.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Eine
allgemeine Aufgabe der vorliegenden Erfindung ist das Vorsehen eines
Halbleiterspeichers, bei dem das obige Problem eliminiert und die Testzeit
verringert werden kann.
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Eine
Ausführungsform
der vorliegenden Erfindung sieht einen Halbleiterspeicher vor, der
umfasst:
einen Speicher mit einer Vielzahl von Eingangs-/Ausgangsanschlüssen zum
Eingeben/Ausgeben von parallelen Daten;
eine Parallel/Seriell-Konvertierungsschaltung,
die mit den parallelen Anschlüssen
des Speichers verbunden ist, um eine Parallel/Seriell-Konvertierung
und Eingabe/Ausgabe von seriellen Daten auszuführen;
gekennzeichnet durch
eine
Vielzahl von Testanschlüssen,
die mit den jeweiligen parallelen Anschlüssen des Speichers verbunden
sind; und
eine Schaltsteuerschaltung, die zwischen den parallelen
Anschlüssen
des Speichers und der Parallel/Seriell-Konvertierungsschaltung angeordnet
ist, zum Ausschalten der Parallel/Seriell-Konvertierungsschaltung.
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Eine
Ausführungsform
gemäß einem
anderen Aspekt der vorliegenden Erfindung sieht einen Halbleiterspeicher
vor, der umfasst:
einen Speicher mit einer Vielzahl von Eingangs-/Ausgangsanschlüssen zum
Eingeben/Ausgeben von parallelen Daten;
eine Parallel/Seriell-Konvertierungsschaltung,
die mit den parallelen Anschlüssen
des Speichers verbunden ist, um eine Parallel/Seriell-Konvertierung
und Eingabe/Ausgabe von seriellen Daten auszuführen; und
eine Vielzahl
von Testanschlüssen;
gekennzeichnet
durch eine Schaltsteuerschaltung, die mit den Testanschlüssen, den
parallelen Anschlüssen
des Speichers und der Parallel/Seriell-Konvertierungsschaltung verbunden
ist, zum Ausschalten der Parallel/Seriell-Konvertierungsschaltung,
um Daten zwischen den Testanschlüssen
und dem Speicher einzugeben/auszugeben, oder Einschalten der Parallel/Seriell-Konvertierungsschaltung,
um Daten zwischen dem Speicher und der Parallel/Seriell-Konvertierungsschaltung
einzugeben/auszugeben.
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Andere
Ziele, Merkmale und Vorteile der vorliegenden Erfindung gehen aus
der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden
Zeichnungen deutlicher hervor.
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KURZE BESCHREIBUNG DER
ZEICHNUNGEN
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1 ist
ein Diagramm, das ein Beispiel für eine
herkömmliche
parallele Speicherkarte zeigt;
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2 ist
ein Diagramm, das ein Beispiel für eine
herkömmliche
serielle Speicherkarte zeigt;
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3 ist
ein Diagramm, das eine Gesamtkonfiguration einer Speicherkarte einer
ersten Ausführungsform
gemäß der vorliegenden
Erfindung zeigt;
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4 ist
ein Diagramm, das die Speicherkarte von 3 zeigt,
wobei eine darin enthaltene Schaltsteuerschaltung besonders hervorgehoben
ist;
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5 ist
ein Diagramm, das eine Gesamtkonfiguration einer Speicherkarte einer
zweiten Ausführungsform
gemäß der vorliegenden
Erfindung zeigt; und
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6 ist
ein Diagramm, das die Speicherkarte von 5 zeigt,
wobei eine darin enthaltene Schaltsteuerschaltung besonders hervorgehoben
ist.
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EINGEHENDE BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Unter
Bezugnahme auf die Zeichnungen folgt nun eine Beschreibung von bevorzugten
Ausführungsformen
der vorliegenden Erfindung.
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3 zeigt
eine Gesamtkonfiguration einer Speicherkarte einer ersten Ausführungsform.
In dieser Ausführungsform
ist die Speicherkarte mit einer Vielzahl von in ihr installierten
Speichern versehen. Die Speicherkarte umfasst, wie in 3 gezeigt,
parallele Speicher 101-1 bis 101-4, ein gedrucktes
Substrat 102 und einen Controller 201.
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Genauer
gesagt, die parallelen Speicher 101-1 bis 101-4 haben
jeweils eine Vielzahl von Dateneingangs- und -ausgangsanschlüssen D1
bis Dn und einen Steueranschluss CTRL. Das gedruckte Substrat 102 hat
einen seriellen Dateneingangs- und -ausgangsanschluss 205.
Der Controller 201 enthält eine
Parallel/Seriell-Konvertierungsschaltung 202, eine Eingangs-
und Ausgangssteuerschaltung 203, eine Schaltsteuerschaltung 301 und
einen Innenwiderstand R.
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Die
Parallel/Seriell-Konvertierungsschaltung 202 hat eine Vielzahl
von parallelen Anschlüssen,
die über
die Schaltsteuerschaltung 301 jeweilig mit der Vielzahl
von Dateneingangs- und -ausgangsanschlüssen D1 bis Dn des Speichers 101 gekoppelt sind.
Ferner hat die Parallel/Seriell-Konvertierungsschaltung 202 einen
seriellen Anschluss, der mit dem seriellen Dateneingangs- und -ausgangsanschluss 205 des
gedruckten Substrats 102 gekoppelt ist.
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Ein
Signal 204 von einem Host wird an die Eingangs- und Ausgangssteuerschaltung 203 gesendet,
die dazu dient, das Signal 204 sowohl an einen Steueranschluss
CTRL des Speichers 101 als auch an die Schaltsteuerschaltung 301 weiterzuleiten.
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Zusätzlich enthält das gedruckte
Substrat 102 einen Steueranschluss 310, eine Vielzahl
von Testanschlüssen 311-1 bis 311-n und
eine Vielzahl von Selektionssignaleingangsanschlüssen 312-1 bis 312-4.
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Der
Steueranschluss 310 wird nur verwendet, wenn die Speicherkarte
zu testen ist, und er dient dazu, der Schaltsteuerschaltung 301 ein
Steuersignal einzugeben. Die Testanschlüsse 311-1 bis 311-n sind
mit Datenbussen der jeweiligen Speicher 101-1 bis 101-4 gekoppelt.
Die Selektionssignaleingangsanschlüsse 312-1 bis 312-4 dienen
dazu, Selektionssignale einzugeben, um eine Selektion von den Speichern 101-1 bis 101-4 vorzunehmen.
Zusätzlich
ist der Steueranschluss 310 mit einem Anschluss des Controllers 201 verbunden,
und der Anschluss des Controllers 201 ist über den
Widerstand R mit einer Energiequelle VCC verbunden.
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Serielle
Daten werden, wie in 3 gezeigt, von dem Eingangs-
und Ausgangsanschluss 205 der Parallel/Seriell-Konvertierungsschaltung 202 eingegeben,
in der die seriellen Daten in parallele Daten konvertiert werden,
und dann werden die parallelen Daten über die Schaltsteuerschaltung 301 an
die parallelen Anschlüsse
D1 bis Dn des Speichers 101 ausgegeben. Andererseits werden
parallele Daten von den parallelen Anschlüssen D1 bis Dn des Speichers 101 über die
Schaltsteuerschaltung 301 an die Parallel/Seriell-Konvertierungsschaltung 202 ausgegeben,
in der die parallelen Daten in serielle Daten konvertiert werden,
und dann werden die seriellen Daten von dem Eingangs- und Ausgangsanschluss 205 ausgegeben.
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In
dieser Ausführungsform
hat die Speicherkarte zwei Modi: einen Operationsmodus und einen Testmodus.
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Im
Operationsmodus wird dem Steueranschluss 310 ein Signal
bei dem hohen Pegel eingegeben, oder er wird in einem Zustand hoher
Impedanz gehalten. So kann der Host Daten in den/aus dem Speicher 101,
der auf der Speicherkarte installiert ist, gemäß einem seriellen Steuerprotokoll
des Controllers 201 schreiben/lesen.
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Anderenfalls
wird im Testmodus dem Steueranschluss 310 ein Signal bei
dem niedrigen Pegel eingegeben.
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Als
nächstes
folgt eine eingehende Beschreibung bezüglich des Testmodus der Speicherkarte.
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4 zeigt
die Speicherkarte der ersten Ausführungsform von 3,
wobei die Schaltsteuerschaltung 301 besonders hervorgehoben
wird. Zur Erleichterung des Verständnisses der Speicherkarte von 3 ist
in diesem Diagramm nur derjenige von der Vielzahl von parallelen
Anschlüssen
gezeigt, der über
die Schaltsteuerschaltung 301 mit dem Dateneingangs- und
-ausgangsanschluss Dn des Speichers 101-1 verbunden ist.
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Ferner
sind in 4 Teile, die dieselben wie jene
von 3 sind, mit denselben Bezugszeichen versehen.
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Die
Schaltsteuerschaltung 301 enthält, wie aus 4 ersichtlich
ist, ein UND-Gatter 401, einen Inverter 402 und
zwei Dreizustandspuffer 403 und 404. Der Dreizustandspuffer 403 hat
einen Steueranschluss 405, und der Dreizustandspuffer 404 hat
einen Steueranschluss 406. Wenn die Steueranschlüsse 405 und 406 von
ihnen hoch werden, erreichen die zwei Dreizustandspuffer 403 und 404 die
niedrige Impedanz, und ein Ausgangssignal kann von ihren Ausgangsanschlüssen ausgegeben
werden. Wenn andererseits die Steueranschlüsse 405 und 406 niedrig werden,
erreichen die Dreizustandspuffer 403 und 404 die
hohe Impedanz.
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Im
Testmodus werden alle Anschlüsse
der Speicherkarte, einschließlich
der Testanschlüsse,
mit einer Testvorrichtung gekoppelt.
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Erstens
bewirkt die Testvorrichtung, dass der Steueranschluss 310 auf
dem niedrigen Pegel ist, um der Schaltsteuerschaltung 301 ein
Steuersignal einzugeben. Wenn der Steueranschluss 310 niedrig wird,
wird eine Ausgabe des UND-Gatters 401 niedrig,
ungeachtet eines Ausgangssignals von der Eingangs- und Ausgangssteuerschaltung 203,
und dann wird eine Ausgabe des Inverters 402 hoch. Dadurch wird
der Steueranschluss 406 des Puffers 404 niedrig und
erreicht eine Ausgabe des Puffers 404 die hohe Impedanz.
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Zweitens
sendet die Testvorrichtung den Anschlüssen 312-1 bis 312-4 Selektionssignale
zum Vornehmen einer Selektion von den Speichern 101-1 bis 101-4,
um zu bestimmen, welcher Speicher zu testen ist. Danach wird der
Test durch direktes und paralleles Eingeben/Ausgeben von Daten in
die Speicher bzw. aus den Speichern 101-1 bis 101-4 über die
Testanschlüsse 311-1 bis 311-n ausgeführt.
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Anderenfalls
wird im Operationsmodus dem Steueranschluss 310 ein Signal
bei dem hohen Pegel eingegeben, oder er wird in einem Zustand hoher
Impedanz gehalten. Dadurch wirkt eine Ausgabe des UND-Gatters 401 gemäß einem
Ausgangssignal von der Eingangs- und Ausgangssteuerschaltung 203,
so dass die Puffer 403 und 404 gesteuert werden.
Somit kann der Host Daten in den/aus dem Speicher 101, der
auf der Speicherkarte installiert ist, gemäß dem seriellen Steuerprotokoll
des Controllers 201 schreiben/lesen.
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Zusätzlich werden
das zuvor beschriebene Steuersignal zum Schalten auf den Testmodus,
die Dateneingangs- und -ausgangsanschlüsse 311-1 bis 311-n und
dergleichen nur zum Testen verwendet. Die Speicherkarte der vorliegenden
Erfindung wird schließlich
unter Verwendung eines Gehäuses
aus Harz oder dergleichen fertiggestellt, um das gedruckte Substrat
zu bedecken, wobei der Steueranschluss 310, der über den
Widerstand R mit der Energiequelle VCC verbunden ist, immer auf
dem hohen Pegel gehalten wird, um zu vermeiden, dass die Speicherkarte
in den Testmodus übergeht.
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Zusätzlich ist
in dieser Ausführungsform
die Speicherkarte so konstruiert, um dann, wenn der Steueranschluss 310 niedrig
wird, im Testmodus zu sein. Jedoch kann ein Inverter zwischen dem
Steueranschluss 310 der Schaltsteuerschaltung 301 und
einem Eingangsanschluss des UND-Gatters 401 vorgesehen
sein. In diesem Fall kann die Speicherkarte im Testmodus sein, wenn
der Steueranschluss 310 hoch wird. Hierbei ist der Anschluss
des Controllers 201, mit dem der Steueranschluss 310 verbunden
ist, über
den Innenwiderstand R mit Erde verbunden.
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Als
nächstes
folgt eine Beschreibung bezüglich
einer zweiten Ausführungsform
der vorliegenden Erfindung.
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5 zeigt
eine Gesamtkonfiguration einer Speicherkarte der zweiten Ausführungsform.
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Die
Speicherkarte umfasst, wie in diesem Diagramm gezeigt, die parallelen
Speicher 101-1 bis 101-4, den Controller 201 und
das gedruckte Substrat 102.
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Der
Controller 201 enthält
die Parallel/Seriell-Konvertierungsschaltung 202, die Eingangs-
und Ausgangssteuerschaltung 203 und die Schaltsteuerschaltung 301.
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Auch
in der zweiten Ausführungsform
hat die Speicherkarte zwei Modi: einen Operationsmodus und einen
Testmodus.
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Anders
als in der ersten Ausführungsform, die
in 3 und 4 gezeigt ist, sind in der zweiten Ausführungsform
die Testanschlüsse 311-1 bis 311-n,
die zum Testen der Speicherkarte verwendet werden, mit der Schaltsteuerschaltung 301 gekoppelt.
Gemäß dieser
Konfiguration der zweiten Ausführungsform
schaltet im Falle des Operationsmodus der Steueranschluss 310 innerhalb
der Schaltsteuerschaltung 301 ein Eingangs-/Ausgangssignal
der Testanschlüsse 311-1 bis 311-n im
Falle des Testmodus um auf ein Eingangs-/Ausgangssignal der Parallel/Seriell-Konvertierungsschaltung 202.
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Anders
als in der ersten Ausführungsform,
in der die Eingangsanschlüsse 312-1 bis 312-4 zum Vornehmen
einer Selektion von den Speichern 101-1 bis 101-4 verwendet
werden, ist in der zweiten Ausführungsform
die Speicherkarte ferner mit zwei Speicherselektionsanschlüssen 501 und 502 und
einem Testeingangs-/-ausgangsschaltanschluss 503 versehen.
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Mit
anderen Worten, in der ersten Ausführungsform, die in 3 gezeigt
ist, sind die Testanschlüsse 311-1 bis 311-n,
die auf dem gedruckten Substrat 102 vorgesehen sind, direkt
mit den Speichern 101-1 bis 101-4 verbunden, während in
der zweiten Ausführungsform
diese Testanschlüsse 311-1 bis 311-n selbst
im Testmodus über
die Schaltsteuerschaltung 301 mit den Speichern 101-1 bis 101-4 verbunden
sind.
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6 zeigt
die Speicherkarte von 5, wobei die Schaltsteuerschaltung 301 besonders
hervorgehoben ist. In diesem Diagramm ist zum Erleichtern des Verständnisses
der Speicherkarte von 5 nur derjenige von der Vielzahl
von parallelen Anschlüssen
gezeigt, der über
die Schaltsteuerschaltung 301 mit dem Dateneingangs- und
-ausgangsanschluss Dn des Speichers 101-1 verbunden ist.
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Ferner
sind in 6 Teile, die dieselben wie jene
von 4 sind, mit denselben Bezugszeichen versehen.
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Wie
aus 6 ersichtlich ist, enthält die Schaltsteuerschaltung 301 ein
UND-Gatter 601, zwei Inverter 602 und 605,
zwei Dreizustandspuffer 603 und 604 und eine Decodierschaltung 606.
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Im
Operationsmodus der Speicherkarte wird dem Steueranschluss 310 ein
Eingangssignal bei dem hohen Pegel zuge führt, oder er wird in einem Zustand
hoher Impedanz gehalten. Dadurch wirkt eine Ausgabe des UND-Gatters 401 gemäß einem Ausgangssignal
der Eingangs- und Ausgangssteuerschaltung 203, so dass
die Puffer 403 und 404 gesteuert werden. Wenn
eine Ausgabe des Inverters 605 niedrig wird, wird andererseits
eine Ausgabe des Inverters 602 hoch. Dadurch wird ein Steueranschluss
des Puffers 604 niedrig und erreicht eine Ausgabe des Puffers 604 die
hohe Impedanz. Als Resultat gibt der Puffer 604 keine Ausgangssignale von
den Testanschlüssen 311-1 bis 311-n an
die Speicher 101-1 bis 101-4 aus.
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Daher
kann der Host Daten in den/aus dem Speicher 101, der auf
der Speicherkarte installiert ist, gemäß dem seriellen Steuerprotokoll
des Controllers 201 schreiben/lesen.
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Als
nächstes
folgt eine eingehende Beschreibung bezüglich des Testmodus der zweiten Ausführungsform.
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In
dem Fall, wenn an der Speicherkarte ein Test ausgeführt wird,
werden alle Anschlüsse
der Speicherkarte, einschließlich
der Testanschlüsse,
mit der Testvorrichtung gekoppelt.
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Erstens
bewirkt die Testvorrichtung, dass der Steueranschluss 310 auf
dem niedrigen Pegel ist, und sie gibt der Schaltsteuerschaltung 301 ein
Steuersignal ein. Wenn der Steueranschluss 310 niedrig wird,
wird eine Ausgabe des UND-Gatters 401 niedrig,
ungeachtet eines Ausgangssignals der Eingangs- und Ausgangssteuerschaltung 203,
und eine Ausgabe des Inverters 402 wird hoch. Dadurch wird der
Steueranschluss 406 des Puffers 404 niedrig, und
eine Ausgabe des Puffers 404 erreicht die hohe Impedanz.
Wenn andererseits eine Ausgabe des Inverters 605 hoch wird,
werden die Puffer 603 und 604 durch ein Signal
gesteuert, das durch den Test eingangs- und -ausgangsschaltanschluss 503 eingegeben
wird, und eine Dateneingabe-/-ausgaberichtung wird durch den Testanschluss 311-1 gesteuert.
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Zweitens
führt die
Testvorrichtung den Speicherselektionsanschlüssen 501 und 502 zwei
Selektionssignale zu, die dazu dienen, eine Selektion von den Speichern 101-1 bis 101-4 vorzunehmen,
und dann leiten die Speicherselektionsanschlüsse 501 und 502 die
zwei Selektionssignale zu der Decodierschaltung 606 weiter.
Die Decodierschaltung 606 beliefert vier Ausgangsanschlüsse CS0,
CS1, CS2 und CS3, durch die ein zu testender Speicher selektiert wird.
Danach wird der Test durch paralleles Eingeben und Ausgeben von
Daten von den Testanschlüssen 311-1 bis 311-n über die
Schaltsteuerschaltung 301 für die Speicher 101-1 bis 101-4 ausgeführt.
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Da
in der zweiten Ausführungsform
die Testanschlüsse 311-1 bis 311-n mit
den Speichern 101-1 bis 101-4 nicht direkt, sondern über die
Schaltsteuerschaltung 301 verbunden sind, ist die Speicherkarte gegenüber einem
Rauschen besonders im Operationsmodus äußerst resistent.
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Durch
Ausführen
des Tests mit den Schaltungen der vorliegenden Erfindung kann ferner
gleichzeitig getestet werden, ob Leitungen zwischen der Schaltsteuerschaltung 301 und
den Speichern 101-1 bis 101-4 verbunden sind oder
nicht.
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Die
obige Beschreibung ist vorgesehen, damit jeder Fachmann die Erfindung
nutzen kann, und legt den nach Meinung der Erfinder besten Modus zum
Ausführen
ihrer Erfindung dar.
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Obwohl
die vorliegende Erfindung in Form von verschiedenen Ausführungsformen
beschrieben worden ist, soll die Erfindung nicht auf diese Ausführungsformen
begrenzt sein.
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Der
Umfang der Erfindung wird durch die Ansprüche 1 und 4 definiert.