DE4020895C2 - Halbleiterspeichereinrichtung zum Speichern von Daten mit einer Mehrzahl von Bits und Betriebsverfahren für diese - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung zum Speichern von Daten mit einer Mehrzahl von Bits nach dem Oberbegriff des Patentanspruchs 1, und auf ein Betriebsverfahren für diese Speichereinrichtung nach dem Oberbegriff des Patentanspruchs 10.

Gegenwärtig werden Halbleiterspeichereinrichtungen mit verschiedenen Wortorganisationen benutzt. Zum Beispiel existieren für den 1MBit dynamischen Speicher mit wahlfreiem Zugriff (im weiteren als DRAM bezeichnet) zur Zeit zwei Arten von Wortorganisationen, nämlich 1MWort×1bit- und 256kWort×4Bit-Wortorganisationen. Der DRAM mit 1MWort×1Bit-Wortorganisation wird in einem System, das einen Bedarf an hoher Speicherkapazität aufweist, wie einem Großrechner, benutzt, während der DRAM mit 256kWort×4Bit-Organisation in einem System verwandt wird, das einen kleineren Speicher benötigt, wie z.B. ein Personal Computer oder ein Textverarbeitungssystem.

Bei diesen Speichersystemen werden häufig Daten benutzt, die zu­ sätzliche Paritätsbits aufweisen. Falls z.B. einem 1-Byte- oder 8-Bit-Datum ein Paritätsbit zugeordnet ist, besteht jede Einheit von verarbeiteten Daten aus 9 Bits. In diesem Fall sind in einem System mit kleinerer Speicherkapazität, wie z.B. einem Personal Computer oder einem Textverarbeitungssystem, drei DRAM mit jeweils 256kWort×4Bit-Organisation erforderlich. In einem DRAM 101 der drei in Fig. 9 dargestellten DRAMs sind 4-Bit-Daten D0 bis D3 des 8-Bit-Datums gespeichert, während in einem anderen DRAM 102 dieser DRAMs die restlichen 4-Bit-Daten D4 bis D7 gespeichert sind. Im verbleibenden DRAM 103 ist ein Paritätsbit PB gespeichert. Damit werden bei zwei der drei DRAMs 101 bis 103 die vier Ein/Ausgabe­ anschlüsse in ihrer Gesamtheit benutzt, während im verbleibenden DRAM nur ein Ein/Ausgabeanschluß benutzt wird.

Bei einem DRAM mit einer Mehrzahl von Ein/Ausgangsanschlüssen ist diesen zugeordnet eine Mehrzahl von Verstärkern gebildet. Ein Großteil der Leistungsaufnahme eines DRAM entfällt auf den Lese­ verstärker zum Laden und Entladen der Bitleitungen. In den her­ kömmlichen DRAMs arbeitet unabhängig von der Anzahl der benutzten Ein/Ausgangsanschlüsse die Gesamtheit der Leseverstärker. Es gibt damit keinen großen Unterschied in der Leistungsaufnahme, ob nun ein Ein/Ausgangsanschluß oder alle vier Ein/Ausgangsanschlüsse benutzt werden.

Durch die Verkleinerung der Personal Computer oder der Textverar­ beitungssysteme oder das Aufkommen der Laptop-PCs ist eine Vermin­ derung der Batteriebelastung erforderlich geworden. Folglich besteht ein Bedarf, die Leistungsaufnahme durch das Speichersystem auf einen möglichst kleinen Wert zu reduzieren und damit über­ flüssige Leistungsaufnahme zu verhindern.

Aus der US 4 404 663 ist eine integrierte Schaltkreisvorrichtung bekannt, die eine Mehrzahl von Schaltkreisblöcken an einer gemeinsamen Busleitung aufweist. Diese Schaltkreisblöcke können zur Verminderung der parasitären Kapazität durch die Busleitung mit Hilfe einer Schaltervorrichtung einzeln abgeschaltet werden. Für die Aktivierung der Schaltervorrichtung ist eine Signalleitung vorgesehen.

Ferner ist aus Electronics, 16. August 1979, S. 126 bis 129 eine integrierte Schaltkreisvorrichtung bekannt, bei der ein Anschlußstift auf zweifache Weise belegt ist, wobei das Umschalten zwischen den Funktionen durch Anlegen eines Hochpegelsignals an den Anschlußstift erfolgt.

Aufgabe der Erfindung ist es daher, eine Halbleiterspeichereinrichtung mit einer Mehrzahl von Anschlüssen zum Ein- oder Ausgeben von Daten zu schaffen, bei der überflüssige Leistungsaufnahme vermindert werden kann.

Die Aufgabe wird durch die Halbleiterspeichereinrichtung nach dem Patentanspruch 1 sowie das Verfahren nach dem Patentanspruch 10 gelöst.

Mit der Halbleiterspeichereinrichtung können die den nicht in Gebrauch befindlichen Anschlüssen entsprechenden funktionalen Schaltkreisblöcke durch die Einstelleinrichtungen in den inaktiven Zustand versetzt werden. Folglich wird Leistung nur von denjenigen funktionalen Schaltkreisblöcken aufgenommen, die den benutzten Anschlüssen entsprechen, während von denjenigen funktionalen Schaltkreisblöcken, die den nicht in Gebrauch befindlichen Anschlüssen entsprechen, keine Leistung aufgenommen wird.

Ausführungsbeispiele und vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.

Es folgt die Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm der Gesamtstruktur eines DRAM in Über­ einstimmung mit einer Ausführung;

Fig. 2 ein Schaltbild, das die Details des Hauptbereiches des in Fig. 1 dargestellten DRAMs zeigt;

Fig. 3 ein Signaldiagramm zur Darstellung des Betriebes des in Fig. 2 gezeigten Schaltkreises;

Fig. 4 ein Schaltbild, das den Aufbau eines Entscheidungsschalt­ kreises im in Fig. 1 gezeigten DRAM darstellt;

Fig. 5 ein Logikschaltbild, das den Aufbau eines Leseverstärker­ treiber-Auswahlschaltkreises im in Fig. 1 gezeigten DRAM darstellt;

Fig. 6 ein Logikschaltbild, das ein weiteres Beispiel eines Entscheidungsschaltkreises im DRAM der Fig. 1 darstellt;

Fig. 7 ein Zeitdiagramm zur Darstellung des Betriebes des in Fig. 6 gezeigten Entscheidungsschaltkreises;

Fig. 8 ein Logikschaltbild zur Darstellung des Betriebes des in Fig. 6 gezeigten Entscheidungsschaltkreises; und

Fig. 9 ein Diagramm zur Darstellung gewisser ungünstiger Eigen­ schaften eines herkömmlichen DRAM.

Fig. 1 stellt ein Blockdiagramm eines DRAM mit 256kWort×4Bit-Orga­ nisation in Übereinstimmung mit einer Ausführungsform dar.

Auf einem Halbleiterchip CH sind vier Ein/Ausgangsanschlüsse I/O1 bis I/O4 zum Ein- und Ausgeben von 4-Bit-Daten gebildet. Vier Speicherzellengruppen 1 bis 4 sind entsprechend den vier Ein/Aus­ gangsanschlüssen I/O1 bis I/O4 geschaffen. Jede der Speicher­ zellengruppen 1 bis 4 umfaßt 256kBit Speicherzellen in Matrix­ konfiguration.

Entsprechend den Speicherzellengruppen sind Spaltendekoder 11 bis 14 gebildet. Ein Zeilendekoder 20 ist für die Speicherzellengruppen 1 bis 4 gemeinsam gebildet. Entsprechend den Speicherzellengruppen 1 bis 4 sind ferner Leseverstärker 31 bis 34 geschaffen.

Auf dem Halbleiterchip CH ist ein Adreßpuffer 40 zum Empfangen von von außen angelegten Adreßsignalen AD gebildet. Der Adreß­ puffer 40 legt das von außen zugeführte Adreßsignal AD an den Zeilendekoder 20 als Zeilenadreßsignal an. Der Adreßpuffer 40 legt zu einem vorbestimmten Takt das von außen zugeführte Adreßsignal AD auch an die Spaltendekoder 11 bis 14 als Spaltenadreßsignal an.

Der Ein/Ausgangsanschluß I/O1 ist über einen Ein/Ausgabeschaltkreis 51 mit einem I/O-Bus 60 verbunden. In ähnlicher Weise sind die Ein/Ausgangsanschlüsse I/O2 bis I/O4 über nicht gezeigte Ein/Aus­ gabeschaltkreise getrennt mit einem I/O-Bus 60 verbunden.

Während des Datenschreibens ist der Zeilendekoder 20 vom Zeilen­ adreßsignal abhängig, einem Signal zum Auswählen einer Zeile von Speicherzellen in den Speicherzellengruppen 1 bis 4. Die Spalten­ dekoder 11 bis 14 sind in ähnlicher Weise vom Spaltenadreßsignal abhängig, um Spalten von Speicherzellen in den Speicherzellen­ gruppen 1 bis 4 auszuwählen. Auf diese Weise wird in jeder der Speicherzellengruppen 1 bis 4 eine Speicherzelle ausgewählt.

Während des Datenschreibens werden die an die Ein/Ausgangsan­ schlüsse I/O1 bis I/O4 angelegten 4-Bit-Daten mittels der Ein/Aus­ gabeschaltkreise und dem I/O-Bus 60 in die vier ausgewählten Speicherzellen eingeschrieben. Während des Datenlesens werden die in den vier ausgewählten Speicherzellen gespeicherten Daten durch die Leseverstärker 31 bis 34 verstärkt, um über den I/O-Bus 60 und die Ein/Ausgabeschaltkreise nach außen an I/O1 bis I/O4 ausge­ lesen zu werden.

Demgegenüber ist ein Taktgenerator 70 von einem Zeilenadreß- Abtastsignal , einem Spaltenadreß-Abtastsignal und einem Schreibaktivierungssignal abhängig, um verschiedene Steuer­ signale zu erzeugen.

Bei der beschriebenen Ausführungsform sind Entscheidungsschalt­ kreise 81 bis 84 gebildet, um eine Entscheidung zu geben, ob die Ein/Ausgangsanschlüsse benutzt werden oder nicht. Ferner sind Leseverstärkertreiber-Auswahlschaltkreise 91 bis 94, die im wei­ teren als Auswahlschaltkreise bezeichnet werden, geschaffen. Die Entscheidungsschaltkreise 81 bis 84 und die Auswahlschaltkreise 91 bis 94 bilden eine Einstelleinrichtung zum Setzen der nicht benutz­ ten Leseverstärker in den inaktiven Zustand.

Die Entscheidungsschaltkreise 81 bis 84 legen üblicherweise Aus­ wahlsignale SE1 bis SE4 an die Auswahlschaltkreise 91 bis 94 an. Diese Auswahlschaltkreise 91 bis 94 legen im Taktsignalgenerator 70 erzeugte Leseverstärker-Treibersignale S1 an die Leseverstärker 31 bis 34 als Leseverstärker-Treibersignale S1 bis S4 an, wodurch die Leseverstärker 31 bis 34 aktiviert werden.

Falls andererseits eine hohe Spannung z.B. an den Ein/Ausgangsan­ schluß I/O4 angelegt wird, wird das Auswahlsignal SE4 vom Entschei­ dungsschaltkreis 84 nicht erzeugt. In diesem Fall wird das Lese­ verstärker-Treibersignal S4 nicht durch den Auswahlschaltkreis 94 an den Leseverstärker 34 angelegt, so daß dieser inaktiv bleibt.

Es ist zu bemerken, daß der Aufbau der in Fig. 2 nicht gezeigten Speicherzellengruppen 2 bis 4 mit dem der in Fig. 2 gezeigten Speicherzellengruppe 1 übereinstimmt.

In Fig. 2 sind eine Mehrzahl von Bitleitungspaaren BL, und eine Mehrzahl von Wortleitungspaaren WL einander kreuzend angeordnet, und es sind Speicherzellen MC an den Kreuzungspunkten zwischen den Bitleitungspaaren und den Wortleitungen gebildet. Die Wortleitungen WL sind mit dem Zeilendekoder 20 verbunden. Die Bitleitungspaare BL, sind über n-Kanal Transistoren Tr7, Tr8 mit Ein/Ausgangs­ leitungspaaren I/O, verbunden. An die Gates der Transistoren Tr7, Tr8 werden dekodierte Signale vom Spaltendekoder 11 angelegt.

Für jedes Bitleitungspaar BL, ist ein Leseverstärker SA ge­ schaffen. Jeder Leseverstärker SA umfaßt einen p-Kanal Lesever­ stärker, der aus p-Kanal Transistoren Tr1, Tr2 besteht, und einen n-Kanal Leseverstärker, der aus n-Kanal Transistoren Tr3, Tr4 besteht. Der Leseverstärker SA weist einen Knoten N1 auf, der über einen p-Kanal Transistor Tr5 mit einer Versorgungsspannung Vcc verbunden ist. Der Leseverstärker SA2 weist einen Knoten N2 auf, der über einen n-Kanal Transistor Tr6 mit einem Massepotential verbunden ist. Ein Leseverstärker-Treibersignal S1 wird an das Gate des Transistors Tr6 angelegt. Ein Leseverstärker-Treibersignal , das das zum Leseverstärker-Treibersignal S1 invertierte Signal darstellt, wird an das Gate des Transistors Tr5 angelegt. Die Lese­ verstärker SA in der Leseverstärkergruppe 31 werden durch die Leseverstärker-Treibersignale S1, gleichzeitig aktiviert.

Unter Bezugnahme auf die Fig. 3 wird nun der Betrieb des in Fig. 2 gezeigten Schaltkreises beschrieben. Während des Datenlesens wird eine Wortleitung WL vom Zeilendekoder 20 ausgewählt, so daß das Potential der ausgewählten Wortleitung auf den "H"-Pegel angehoben wird. Damit werden die in denjenigen Speicherzellen MC, die mit der ausgewählten Wortleitung WL verbunden sind, gespeicherten Daten auf die entsprechenden Bitleitungen ausgelesen. Somit wird zwischen den Bitleitungen der Bitleitungspaare BL, eine kleine Potentialdifferenz erzeugt. Wenn nun das Leseverstärker-Treiber­ signal S1 auf den "H"-Pegel ansteigt und das Leseverstärker- Treibersignal auf den "L"-Pegel abfällt, werden die Lesever­ stärker SA aktiviert. Damit wird das höhere Potential auf der Bitleitung BL oder auf das Versorgungspotential angehoben, während das niedrigere Potential auf das Massepotential abgesenkt wird. Während einer derartigen Aktivierung der Leseverstärker SA tritt eine Leistungsaufnahme auf.

In Fig. 4 ist ein typisches Beispiel der Entscheidungsschaltkreise 81 bis 84 und in Fig. 5 ist ein typisches Beispiel der Auswahl­ schaltkreise 91 bis 94 gezeigt. In den Fig. 4 und 5 bezeichnet i eine der Zahlen 1 bis 4.

Bezüglich der Fig. 4 ist eine Reihenschaltung aus n Stufen von n-Kanal Transistoren Q1 bis Qn und einem Widerstand R1 zwischen einen Ein/Ausgangsanschluß und einen Masseanschluß geschaltet. Ein Inverter G1 ist mit einem Verbindungspunkt zwischen dem Transistor Qn und dem Widerstand R1 verbunden. Das Ausgangssignal des Inverters GL wird an einen entsprechenden Schaltkreis als Auswahlsignal SE1 angelegt. Die Zahl n der Stufen von n-Kanal Transistoren ist derart gesetzt, daß sich die Spannung am Knoten N3 auf dem "L"-Pegel befindet, falls eine Spannung in einem vorbe­ stimmten Bereich, im allgemeinen zwischen 0 bis Versorgungsspannung Vcc, an den Ein/Ausgangsanschluß I/Oi angelegt wird. Falls eine Spannung im vorbestimmten Bereich an den Ein/Ausgangsanschluß I/Oi angelegt wird, erhöht sich das Auswahlsignal SEi auf den "H"-Pegel. Falls andererseits eine Spannung an den Ein/Ausgangsanschluß I/Oi angelegt wird, die höher als die Versorgungsspannung Vcc ist, geht das Potential am Knoten N3 auf den "H"-Pegel, so daß sich das Auswahlsignal SEi auf dem "L"-Pegel befindet.

Der Auswahlschaltkreis in Fig. 5 umfaßt ein NAND-Gatter G2 und einen Inverter G3. Ein Eingangsanschluß des NAND-Gatters G2 wird mit dem Auswahlsignal SEi und der andere Eingangsanschluß mit dem Leseverstärker-Treibersignal S beaufschlagt, wobei der Inverter G3 das Leseverstärker-Treibersignal Si abgibt. Wenn sich das Auswahl­ signal SEi auf dem "H"-Pegel befindet, wird das Leseverstärker­ signal als Leseverstärker-Treibersignal SL ausgegeben. Falls sich das Auswahlsignal SEi auf dem "L"-Pegel befindet, geht das Lese­ verstärker-Treibersignal Si auf den "L"-Pegel. Dies inaktiviert die entsprechenden Leseverstärker der Leseverstärkergruppe.

Unter Bezugnahme auf die Fig. 1 wird eine Operation beschrieben, bei der z.B. nur der Ein/Ausgangsanschluß I/O1 benutzt wird.

An den Ein/Ausgangsanschluß I/O1 wird eine Spannung in einem vor­ bestimmten Bereich angelegt, d.h., in einem Bereich von Null bis zur Versorgungsspannung Vcc. Die nicht benutzten Ein/Ausgangsan­ schlüsse I/O2 bis I/O4 werden auf eine Spannung vorgespannt, die über der Versorgungsspannung Vcc liegt. Zum Anlegen einer höheren Spannung an die Ein/Ausgangsanschlüsse I/O2 bis I/O4 wird ein vorbestimmter Hochspannungs-Erzeugungsschaltkreis benutzt. Da durch den Hochspannungs-Erzeugungsschaltkreis kaum ein Strom fließt, wird durch das Anlegen der höheren Spannung kaum elektrische Leistung verbraucht.

Zu diesem Zeitpunkt geht das Auswahlsignal SE1 auf den "H"-Pegel und die Auswahlsignale SE2 bis SE4 gehen auf den "L"-Pegel. Falls nun zu einem vorbestimmten Taktsignal vom Taktsignalgenerator 70 das Leseverstärker-Treibersignal S angelegt wird, wird nur das Leseverstärker-Treibersignal S1 aktiviert und die Leseverstärker- Treibersignale SE2 bis SE4 bleiben inaktiv. Damit wird nur die Leseverstärkergruppe 31 betrieben und die Leseverstärkergruppen 32 bis 34 sind nicht in Betrieb. Somit wird die Leistungsaufnahme im DRAM der beschriebenen Ausführung auf etwa ein Viertel der Leistungsaufnahme eines herkömmlichen DRAM vermindert.

Die Fig. 6 zeigt eine weitere Ausführungsform des Entscheidungs­ schaltkreises.

Der Entscheidungsschaltkreis der Fig. 6 umfaßt NOR-Gatter G4 und G5, Inverter G6 bis G23, ein NAND-Gatter G24, p-Kanal Transistoren Tr7 und Tr9 und n-Kanal Transistoren Tr8 und Tr10. Dieser Erzeu­ gungsschaltkreis erzeugt ein Auswahlsignal SEi mit niedrigem Pegel, falls sich das von außen angelegte Zeilenadreß-Abtastsignal , das Schreibaktivierungssignal und ein an den Ein/Ausgangsan­ schluß I/Oi angelegtes Signal auf einem vorbestimmten logischen Pegel befinden, während ansonsten ein Auswahlsignal SEi mit hohem Pegel erzeugt wird.

Unter Bezugnahme auf das Zeitdiagramm der Fig. 7 und das Logik­ diagramm der Fig. 8 wird nun der Betrieb des Entscheidungsschalt­ kreises der Fig. 6 beschrieben.

Falls sich zum Zeitpunkt T1 des Abfallens des Zeilenadreß-Abtast­ signales das Schreibaktivierungssignal auf einem hohen Pegel befindet, ist das Auswahlsignal SEi unabhängig vom Status des Ein/Ausgangsanschlusses I/O1 auf dem hohen Pegel. Wenn nun das Leseverstärker-Treibersignal S mit "H"-Pegel angelegt wird, geht das Leseverstärker-Treibersignal Si, wobei i eine Zahl von 1 bis 4 ist, auf den "H"-Pegel. Auf diese Weise werden die Leseverstärker der entsprechenden Leseverstärkergruppe aktiviert.

In ähnlicher Weise geht das Auswahlsignal SEi auf den "H"-Pegel, falls sich das Schreibaktivierungssignal zum Zeitpunkt T1 auf dem "L"-Pegel befindet, und es wird ein "H"-Pegel-Signal an den Ein/Ausgangsanschluß I/Oi angelegt. Damit werden als Reaktion auf das Leseverstärker-Treibersignal S die Leseverstärker der ent­ sprechenden Leseverstärkergruppe aktiviert.

Falls zum Zeitpunkt T1 das Schreibaktivierungssignal auf dem "L"-Pegel ist und ein "L"-Pegel-Signal an den Ein/Ausgangsanschluß I/Oi angelegt wird, befindet sich das Auswahlsignal SEi auf dem "L"-Pegel. Dies setzt das Leseverstärker-Treibersignal Si auf den "L"-Pegel. Damit werden die Leseverstärker der entsprechenden Leseverstärkergruppe nicht betrieben.

Damit wird es möglich, die zu treibende Leseverstärkergruppe in Abhängigkeit vom Status des Schreibaktivierungssignales und dem an den Ein/Ausgangsanschluß I/Oi angelegten Signal zum Zeitpunkt des Abfallens des Zeilenadreß-Abtastsignales auszuwählen.

Der Aufbau der Entscheidungsschaltkreise 81 bis 84 und der Aus­ wahlschaltkreise 91 bis 94 ist nicht auf den in den Fig. 4 bis 6 gezeigten beschränkt, sondern es kann jeder andere Aufbau benutzt werden, solange diejenigen Leseverstärkergruppen in einen inaktiven Zustand versetzt werden können, die den nicht benutzten Ein/Aus­ gangsanschlüssen entsprechen.

Bei der oben beschriebenen Ausführung sind die den Ein/Ausgangs­ anschlüssen entsprechenden funktionalen Schaltkreisblöcke die Leseverstärkergruppen. Die den Ein/Ausgangsanschlüssen entspre­ chenden funktionalen Schaltkreisblöcke müssen jedoch nicht not­ wendigerweise die Leseverstärkergruppen sein. Zum Beispiel kann eine Konstruktion, bei der diejenigen Dekoder, Ein/Ausgabeschalt­ kreise oder ähnliche Elemente, die den Ein/Ausgangsanschlüssen entsprechen, unabhängig voneinander in den inaktiven Zustand versetzt werden können, einen vorteilhaften Effekt bewirken, der dem oben beschriebenen ähnlich ist.

Aus dem oben beschriebenen ergibt sich, daß eine Anordnung bereitgestellt wird, bei der die der Mehrzahl von Anschlüssen entsprechenden funktionalen Schaltkreisblöcke unabhängig voneinander in einen inaktiven Zustand versetzt werden können, so daß nur die den benutzten Anschlüssen entsprechenden funktionalen Schaltkreisblöcke aktiviert werden. Damit wird eine überflüssige Leistungsaufnahme vermieden.

Claims (10)

1. Halbleiterspeichereinrichtung zum Speichern von mehrere Bits umfassenden Daten, mit einer Mehrzahl von Anschlüssen (I/O1 bis I/O4) zum Ein- oder Ausgeben der Daten, einer Mehrzahl von funktionalen Schaltkreisblöcken (31 bis 34), die entsprechend der Mehrzahl von Anschlüssen (I/O1 bis I/O4) gebildet sind, und einer Einstelleinrichtung (81 bis 84, 91 bis 94) zum Versetzen eines der funktionalen Schaltkreisblöcke (31 bis 34) in einen inaktiven Zustand, dadurch gekennzeichnet, daß die Einstelleinrichtung (81 bis 84, 91 bis 94) auf ein an einen dem funktionalen Schaltkreisblock entsprechenden Datenanschluß angelegtes Signal reagiert, das einen vom Normalzustand abweichenden vorbestimmten Zustand aufweist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch eine Mehrzahl von Speicherzellengruppen (1 bis 4), die entsprechend der Mehrzahl von Anschlüssen (I/O1 bis I/O4) gebildet sind und jeweils eine Mehrzahl von Speicherzellen umfassen, wobei die funktionalen Schaltkreisblöcke eine Mehrzahl von Leseverstärkern (31 bis 34) zum Lesen und Verstärken der aus den Speicherzellengruppen (1 bis 4) ausgelesenen Daten umfassen.

3. Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch eine Mehrzahl von Speicherzellengruppen (1 bis 4), die entsprechend den Anschlüssen (I/O1 bis I/O4) gebildet sind und jeweils eine Mehrzahl von Speicherzellen umfassen, wobei die funktionalen Schaltkreisblöcke eine Mehrzahl von Auswahleinrichtungen (11 bis 14) umfassen, die entsprechend den Anschlüssen (I/O1 bis I/O4) gebildet sind und jeweils eine der Speicherzellen in der zuge­ ordneten Speicherzellengruppe auswählt.

4. Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch eine Mehrzahl von Speicherzellengruppen (1 bis 4), die entsprechend den Anschlüssen (I/O1 bis I/O4) gebildet sind und jeweils eine Mehrzahl von Speicherzellen umfassen, wobei die funktionalen Schaltkreisblöcke eine Mehrzahl von Ein/Ausgabeeinrichtungen (51) umfassen zum Anlegen von Daten von außen an die zugeordneten Speicherzellengruppen oder zum Ausgeben von aus den zugeordneten Speicherzellengruppen ausgelesenen Daten nach außen.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der vorbestimmte Zustand eine Spannung ist, die höher als die normale Spannung ist.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch eine Taktsignal-Erzeugungseinrichtung (70), die von einem von außen angelegten Steuersignal abhängig ist, zum Erzeugen eines Treibersignales zum Aktivieren der funktionalen Schaltkreisblöcke (31 bis 34), wobei die Einstelleinrichtung eine Mehrzahl von Entscheidungseinrichtungen (81 bis 84), die entsprechend den Anschlüssen (I/O bis I/O4) gebildet sind und jeweils ein Auswahlsignal erzeugen, falls ein Signal mit einem vorbestimmten Zustand, der verschieden ist vom normalen Zustand, an einen zugeordneten Anschluß angelegt wird, und eine Mehrzahl von Auswahleinrichtungen (91 bis 94), die entsprechend den Entscheidungseinrichtungen (81 bis 84) gebildet sind und verhindern, daß das Treibersignal an den entsprechenden funktionalen Schaltkreisblock angelegt wird, falls das Auswahlsignal von der zugeordneten Entscheidungseinrichtung erzeugt wird, umfaßt.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch eine Taktsignal-Erzeugungseinrichtung (70), die von einer Mehrzahl von von außen angelegten Steuersignalen abhängig ist, zum Steuern des Betriebes der Halbleiterspeichereinrichtung, wobei die Einstelleinrichtung (81 bis 84, 91 bis 94) die zugeordneten funktionalen Schaltkreisblöcke in einen inaktiven Zustand versetzt, falls sich die Taktung der Steuersignale in einem vorbestimmten Zustand befindet und ein vorbestimmtes Signal an einen der Anschlüsse (I/O1 bis I/O4) angelegt wird.

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Einstelleinrichtung eine Mehrzahl von Entscheidungseinrichtungen (80 bis 84), die entsprechend den Anschlüssen (I/O1 bis I/O4) gebildet sind und jeweils ein Auswahlsignal erzeugen, falls sich die Taktung der Steuersignale in einem vorbestimmten Zustand befindet und ein vorbestimmtes Signal an den entsprechenden der Anschlüsse angelegt wird, und eine Mehrzahl von Auswahleinrichtungen (91 bis 94), die entsprechend den Entscheidungseinrichtungen (81 bis 84) gebildet sind und verhindern, daß das Treibersignal an den zugehörigen funktionalen Schaltkreisblock angelegt wird, falls das Auswahlsignal von der zugeordneten Entscheidungseinrichtung erzeugt wird, umfaßt.

9. Halbleiterspeichereinrichtung, nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß sie auf einem einzelnen Chip gebildet ist.

10. Betriebsverfahren für eine Halbleiterspeichereinrichtung mit einer Mehrzahl von Anschlüssen zum Ein- oder Ausgeben von Daten, die eine Mehrzahl von Bits umfassen, und mit einer Mehrzahl von funktionalen Schaltkreisblöcken, die entsprechend den Anschlüssen gebildet sind, gekennzeichnet durch die Schritte: Anlegen eines Signales mit einem vorbestimmten Zustand, der verschieden ist vom normalen Zustand, an einen der Anschlüsse, und Versetzen eines entsprechenden Blockes der funktionalen Schaltkreisblöcke in einen inaktiven Zustand in Abhängigkeit vom Anlegen des Signales.