JPS62112292A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS62112292A JPS62112292A JP25305785A JP25305785A JPS62112292A JP S62112292 A JPS62112292 A JP S62112292A JP 25305785 A JP25305785 A JP 25305785A JP 25305785 A JP25305785 A JP 25305785A JP S62112292 A JPS62112292 A JP S62112292A
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- Japan
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- memory block
- accessed
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- address
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はランダムアクセスメモリ回路に関し、特に２バ
イト以上の幅のデータバスを持つメモリ回路に関する。
イト以上の幅のデータバスを持つメモリ回路に関する。
従来、この種のメモリ回路では、メモリ空間はデータバ
ス幅に等しいバイト長の語によって分割され、１回のメ
モリアクセスによってアクセスできるメモリの内容は、
一つのデータが複数のバイトにまたがるときその１バイ
トに限られていた。
ス幅に等しいバイト長の語によって分割され、１回のメ
モリアクセスによってアクセスできるメモリの内容は、
一つのデータが複数のバイトにまたがるときその１バイ
トに限られていた。
上述した従来のメモリ回路は、１回のメモリアクセスに
よってメモリ空間を分割している１バイト長の１語しか
アクセスできないので、アクセスすべきメモリのデータ
が語境界を越えている場合圧は２回以上のメモリアクセ
スを必要とし、アクセス時間が増加するという欠点があ
る。
よってメモリ空間を分割している１バイト長の１語しか
アクセスできないので、アクセスすべきメモリのデータ
が語境界を越えている場合圧は２回以上のメモリアクセ
スを必要とし、アクセス時間が増加するという欠点があ
る。
本発明の目的は、１回のメモリアクセスで語境界を越え
ているデータをアクセスできるメモリ回路を提供するこ
とである。
ているデータをアクセスできるメモリ回路を提供するこ
とである。
本発明のメモリ回路は、バイト単位でアクセスされ、い
ずれも０ 、１、−、 Ｃｍ−１） Ｃｍ≧２）の個別
アドレスを有する第Ｘ、第２、…、第ルの九のｒＬ≧２
）のメモリブロックで構成され、バイト数が１以下のデ
ータがアクセスされるメモリであって、そのアドレスの
うち、アドレスＱ 、 ｎ。
ずれも０ 、１、−、 Ｃｍ−１） Ｃｍ≧２）の個別
アドレスを有する第Ｘ、第２、…、第ルの九のｒＬ≧２
）のメモリブロックで構成され、バイト数が１以下のデ
ータがアクセスされるメモリであって、そのアドレスの
うち、アドレスＱ 、 ｎ。
…、（ｍ １）ｎが第１のメモリブロックの個別アド
レス０，１、…、（ｔ−１）にそれぞれ対応し、アドレ
ス１ 、 ｃｒＬ＋ｉ ） 、・、 ＣｒｔＬ−１）
ｎ＋１が第２のメモリブロックの個別アドレス０゜１、
…、（ｍ−１）にそれぞれ対応し、…、アドレス（ルー
１）、（２ルーｌ）、…、（ｍルー１）が第かのメモリ
ブロックの個別アドレス０，１゜…、（扉−１）にそれ
ぞれ対応し、第（ｎ−１）までの各メモリブロックは前
記メモリをアクセスするアドレス信号のうち、式２ く
１≦２Ｌｆｔ満足する数値ｉＫ等しいビット数の下位ビ
ットを除いた上位ビットでｒ４１１２されるアドレス信
号またはこれに１加算したアドレス信号によってアクセ
スされ、第ルのメモリブロックは加算しないアドレス信
号でアクセスされるメモリと、少なくとも第（ｎ−１）
ｆでの各メモリブロックに対応して設けられ、前記上位
ビットで構成されるアドレス信号を通常はそのま−、イ
ンクリメンタ制御信号が入力するとこれに１加算して対
応するメモリブロックに出力するインクリメンタと、前
記メモリのデータバスと各メモリブロックのデータバス
に接続され、ローテータ制御信号に応じて各メモリブロ
ックのデータバスのメモリのデータバスへの接続の整合
をとるローテータと、前記メモリをアクセスするデータ
のバイト数を表わす信号と前記メモリをアクセスするア
ドレス信号中の前記数値ｔに等しいピット数の下位ビッ
ト信号を入力し、バイト数と下位ビットの値によって決
まるアクセスすべきメモリブロックに対してイネーブル
信号を出力し、メモリブロックのアクセスされるｉｗ別
アドレスが２稙禦になる場合にアクセスされる個別アド
レスが大きい方のメモリブロックに対応するインクリメ
ンタに対して前記インクリメンタ制御信号を出力し、下
位ビットの値に応じたローテータ制御信号をローテータ
に出力する制御回路を有する。
レス０，１、…、（ｔ−１）にそれぞれ対応し、アドレ
ス１ 、 ｃｒＬ＋ｉ ） 、・、 ＣｒｔＬ−１）
ｎ＋１が第２のメモリブロックの個別アドレス０゜１、
…、（ｍ−１）にそれぞれ対応し、…、アドレス（ルー
１）、（２ルーｌ）、…、（ｍルー１）が第かのメモリ
ブロックの個別アドレス０，１゜…、（扉−１）にそれ
ぞれ対応し、第（ｎ−１）までの各メモリブロックは前
記メモリをアクセスするアドレス信号のうち、式２ く
１≦２Ｌｆｔ満足する数値ｉＫ等しいビット数の下位ビ
ットを除いた上位ビットでｒ４１１２されるアドレス信
号またはこれに１加算したアドレス信号によってアクセ
スされ、第ルのメモリブロックは加算しないアドレス信
号でアクセスされるメモリと、少なくとも第（ｎ−１）
ｆでの各メモリブロックに対応して設けられ、前記上位
ビットで構成されるアドレス信号を通常はそのま−、イ
ンクリメンタ制御信号が入力するとこれに１加算して対
応するメモリブロックに出力するインクリメンタと、前
記メモリのデータバスと各メモリブロックのデータバス
に接続され、ローテータ制御信号に応じて各メモリブロ
ックのデータバスのメモリのデータバスへの接続の整合
をとるローテータと、前記メモリをアクセスするデータ
のバイト数を表わす信号と前記メモリをアクセスするア
ドレス信号中の前記数値ｔに等しいピット数の下位ビッ
ト信号を入力し、バイト数と下位ビットの値によって決
まるアクセスすべきメモリブロックに対してイネーブル
信号を出力し、メモリブロックのアクセスされるｉｗ別
アドレスが２稙禦になる場合にアクセスされる個別アド
レスが大きい方のメモリブロックに対応するインクリメ
ンタに対して前記インクリメンタ制御信号を出力し、下
位ビットの値に応じたローテータ制御信号をローテータ
に出力する制御回路を有する。
する。
このように、メモリを同一の個別アドレスを有する複数
のメモリブロックで構成し、アクセスするデータのバイ
ト数とそのメモリアドレスに応じてアクセスすべきメモ
リブロックにアドレス信号を出力するとともに、データ
バスを切換えることにより、アクセスすべきメモリのデ
ータが語境界を越えて存在する場合にも１回のメモリア
クセスでアクセスできる。
のメモリブロックで構成し、アクセスするデータのバイ
ト数とそのメモリアドレスに応じてアクセスすべきメモ
リブロックにアドレス信号を出力するとともに、データ
バスを切換えることにより、アクセスすべきメモリのデ
ータが語境界を越えて存在する場合にも１回のメモリア
クセスでアクセスできる。
次に、本発明の実施例について図面を３照して説明する
。
。
第１図は本発明のメモリ回路の一実施例を示すブロック
図である。
図である。
本実施例のデータバス幅が４バイトの場合で、メモリは
、バイト単位でアクセスされ、いずれも０ 、１、−、
（ｍ−１）（、ｍ≧２）の個別アドレスを有する４個
のメモリブロックＭＥＭ、、ＭＥＭ！。
、バイト単位でアクセスされ、いずれも０ 、１、−、
（ｍ−１）（、ｍ≧２）の個別アドレスを有する４個
のメモリブロックＭＥＭ、、ＭＥＭ！。
ＭＥＭ２．ＭＥＭ、で構成されている。各メモリブロッ
クＭＥＭ０〜ＭＥＭ、の個別アドレス０，１．・・・。
クＭＥＭ０〜ＭＥＭ、の個別アドレス０，１．・・・。
（ｍ−１）とメモリのアドレス０ 、１、−、 （４ｍ
−２）、（４ｍ−１）は対応関係は表１のようになって
いる。
−２）、（４ｍ−１）は対応関係は表１のようになって
いる。
表 Ｉ
インクリメンタＩＮＣ，，ｆＮｃ、、ＩＮＣ，はそれぞ
れメモリブロックＭＥＭ０．ＭＥＭ、、ＭＥＮｔに対応
しで設けられ、アドレス信号Ａ＋４〜八〇の下位２ビツ
トＡ。
れメモリブロックＭＥＭ０．ＭＥＭ、、ＭＥＮｔに対応
しで設けられ、アドレス信号Ａ＋４〜八〇の下位２ビツ
トＡ。
Ａｏを除いた上位ピッ）Ａｓ−Ａｔで構成すれるアドレ
ス信号を通常はそのまま、後述するインクリメンタ；５
す仰信号工。ｒ 工１ ｒ Ｌが入力するとこれに１加
算して対応するメモリブロックＭＥＭ０．ＭＥＭ、。
ス信号を通常はそのまま、後述するインクリメンタ；５
す仰信号工。ｒ 工１ ｒ Ｌが入力するとこれに１加
算して対応するメモリブロックＭＥＭ０．ＭＥＭ、。
ＭＥＭ、に出力する。メモリブロックＭＥＭ、に対し℃
はインクリメンタが設けられておらず、前記上位ピッ）
Ａｓ〜Ａ、で構成されるアドレス信号がそのまま供給
されているのは、アクセスするデータのバイト数が最大
４バイトであり、データはその先頭のバイトのアドレス
でアクセスするため、表１のメモリアドレスの配列から
分るように、データの先頭のバイトのアドレスがどのメ
モリブロックにあるかによって、メモリブロックＭＥＭ
ｏ。
はインクリメンタが設けられておらず、前記上位ピッ）
Ａｓ〜Ａ、で構成されるアドレス信号がそのまま供給
されているのは、アクセスするデータのバイト数が最大
４バイトであり、データはその先頭のバイトのアドレス
でアクセスするため、表１のメモリアドレスの配列から
分るように、データの先頭のバイトのアドレスがどのメ
モリブロックにあるかによって、メモリブロックＭＥＭ
ｏ。
ＭＥＭ、、ＭＥＭ、についてはアクセスされたアドレス
を１加算する必要が生じる場合があるが、ＭＥＭ。
を１加算する必要が生じる場合があるが、ＭＥＭ。
Ｋついてはその必要が無いからである。
ローテータＲＯＴは各メモリブロックＭＥＭｏ。
ＭＥＭ、、ＭＥＭ、、ＭＥＭ、のデータバス鳩２Ｍ１２
Ｍｔ２Ｍ。
Ｍｔ２Ｍ。
とデータバスを構成するバイト毎のデータバスＤ０゜Ｄ
、 、 Ｄ、 、 Ｄ、を接続し、後述するローテータ
制御信号’ＸＲの値０，１，２．３に応じてデータバス
鴇〜Ｍ、のデータバスＤ。−Ｄ、への接続の整合を表２
のようにとる。
、 、 Ｄ、 、 Ｄ、を接続し、後述するローテータ
制御信号’ＸＲの値０，１，２．３に応じてデータバス
鴇〜Ｍ、のデータバスＤ。−Ｄ、への接続の整合を表２
のようにとる。
表 ２
制御回路Ｃ０ＮＴは、データのバイト数を示すバイト数
信号ＢとアドレスＡ１〜Ａｏの下位ビットＡＩ。
信号ＢとアドレスＡ１〜Ａｏの下位ビットＡＩ。
Ａｏを入力し、表３に示すような値のイネーブル信号Ｅ
Ｎ、 、 ＥＮ、 、 ＥＮ、 、 ＥＮ、 、インク
リメンタ制御信号’Ｏｒ’１＋’ｆ＋ ローテータ制
御信号ＲをメモリブロックＭＥＭ、 〜ＭＥＭ、、イン
クリメンツク ＮＣｏ、 Ｉ ＮＣ，。
Ｎ、 、 ＥＮ、 、 ＥＮ、 、 ＥＮ、 、インク
リメンタ制御信号’Ｏｒ’１＋’ｆ＋ ローテータ制
御信号ＲをメモリブロックＭＥＭ、 〜ＭＥＭ、、イン
クリメンツク ＮＣｏ、 Ｉ ＮＣ，。
Ｉ ＮＣ！、ローテータＲＯＴに出力する。
表 ３
次（で、本実施例の動作を、バイト数が３で、先頭バイ
トのメモリアドレスＡ、〜Ａ（１＝ ４ｋ ＋ ２のデ
ータ数を読出す場合について説明する。
トのメモリアドレスＡ、〜Ａ（１＝ ４ｋ ＋ ２のデ
ータ数を読出す場合について説明する。
１２＝０となり、メモリブロックＭＥＭｏ、ＭＥＭ、。
ＭＥＭ、がアクセスの対象となり、インクリメンタＩ
ＮＣ，にのみインクリメンタ制御信号Ｉ。が出力されて
、表１に斜線で示したように、メモリブロックＭＥＭ！
、ＭＥＭ、に対しては個別アドレスｋが、メモリブロッ
クＭＥＭ、、に対しては個別アドレス（ｋ＋１）がアク
セスされ、さらにＲ，２であるからローテータＲＯＴに
より表２にしたがってデータ列：Ｘ Ｄｏ Ｊ ＤＩ
＋ Ｄｔ ＋ ＤｓにそれぞれデータバスＭ、 、 Ｍ
ｓ。
ＮＣ，にのみインクリメンタ制御信号Ｉ。が出力されて
、表１に斜線で示したように、メモリブロックＭＥＭ！
、ＭＥＭ、に対しては個別アドレスｋが、メモリブロッ
クＭＥＭ、、に対しては個別アドレス（ｋ＋１）がアク
セスされ、さらにＲ，２であるからローテータＲＯＴに
より表２にしたがってデータ列：Ｘ Ｄｏ Ｊ ＤＩ
＋ Ｄｔ ＋ ＤｓにそれぞれデータバスＭ、 、 Ｍ
ｓ。
ＭＯ，Ｍｌが接続され、メモリのアドレス４に＋２゜４
に＋３ 、４ （ｋ＋１ ）＋００データがデータバス
Ｄ、 、 Ｄ、 、 Ｄ、にそれぞれ出力される。
に＋３ 、４ （ｋ＋１ ）＋００データがデータバス
Ｄ、 、 Ｄ、 、 Ｄ、にそれぞれ出力される。
メモリにデータを書込む場合の動作も同様である。なお
、第１図では各メモリブロックＭ Ｅ 鴇〜ＭＥＭ、に
対する読出しｌ書込み制御信号は図示されていない。ま
た、製造上の都合等圧より本実６ｆｍ例の第ルのインク
リメンタをダミーとし−〔設置してもよい。
、第１図では各メモリブロックＭ Ｅ 鴇〜ＭＥＭ、に
対する読出しｌ書込み制御信号は図示されていない。ま
た、製造上の都合等圧より本実６ｆｍ例の第ルのインク
リメンタをダミーとし−〔設置してもよい。
以上説明したように本発明は、アドレスのインクリメン
タと、データのローテータと、それらを側位１する制御
回路を設けることにより、アクセスすべきメモリのデー
タが＠視界を越えて存在する場合にも１回のメモリアク
セスでアクセスでき、メモリアクセスを高速化できる効
果がある。
タと、データのローテータと、それらを側位１する制御
回路を設けることにより、アクセスすべきメモリのデー
タが＠視界を越えて存在する場合にも１回のメモリアク
セスでアクセスでき、メモリアクセスを高速化できる効
果がある。
第１図は本発明のメモリ回路の一実施例を示すブロック
図である。 ｌＮＣｏ、ｌＮＣ１，ＩＮＣ！・・・・・・・・・・・
・インクリメンタＮＩ Ｅ Ａ’ｉｏ 、 Ｍ Ｅ Ｍ
ｔ 、 Ｍ ｈ ４１Ｍ Ｅ Ｍｓ ・・□メモリブロ
ックＲＯＴ・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・ローテ −タＣ０ＮＴ・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・制 御 回 路Ｂ・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・バイト
数信号Ａ％〜Ａ０・・・・・・・・・・・・・・・・・
・・・・・・・・・・アドレス信号Ｉ、、Ｉ、、Ｉ２・
・・・・・・・・・・・・・・・・・インクリメンタ制
御信号ＥＮ０．ＥＮ、、ＥＮ、、ＥＮ３・・・メモリブ
ロックのイネーブル信号Ｒ・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・ロー
テータ制御信号Ｍ、 、 Ｍ、 、 Ｍ、 、 Ｍ、
−−−−−−−−−−−−メモリブロックのデータ３７
００９店、 Ｄ２． Ｄ、・・・・・・・・・・・・・
・・・・・・・・メモリのデータバス。
図である。 ｌＮＣｏ、ｌＮＣ１，ＩＮＣ！・・・・・・・・・・・
・インクリメンタＮＩ Ｅ Ａ’ｉｏ 、 Ｍ Ｅ Ｍ
ｔ 、 Ｍ ｈ ４１Ｍ Ｅ Ｍｓ ・・□メモリブロ
ックＲＯＴ・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・ローテ −タＣ０ＮＴ・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・制 御 回 路Ｂ・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・バイト
数信号Ａ％〜Ａ０・・・・・・・・・・・・・・・・・
・・・・・・・・・・アドレス信号Ｉ、、Ｉ、、Ｉ２・
・・・・・・・・・・・・・・・・・インクリメンタ制
御信号ＥＮ０．ＥＮ、、ＥＮ、、ＥＮ３・・・メモリブ
ロックのイネーブル信号Ｒ・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・ロー
テータ制御信号Ｍ、 、 Ｍ、 、 Ｍ、 、 Ｍ、
−−−−−−−−−−−−メモリブロックのデータ３７
００９店、 Ｄ２． Ｄ、・・・・・・・・・・・・・
・・・・・・・・メモリのデータバス。
Claims (1)
- バイト単位でアクセスされ、いずれも０、１、…、（ｍ
−１）（ｍ≧２）の個別アドレスを有する第１、第２、
…、第ｎのｎ個（ｎ≧２）のメモリブロックで構成され
、バイト数がｎ以下のデータがアクセスされるメモリで
あって、そのアドレスのうち、アドレス０、ｎ、…、（
ｍ−１）ｎが第１のメモリブロックの個別アドレス０、
１、…、（ｍ−１）にそれぞれ対応し、アドレス１、（
ｎ＋１）、…、（ｍ−１）ｎ＋１が第２のメモリブロッ
クの個別アドレス０、１、…、（ｍ−１）にそれぞれ対
応し、…、アドレス（ｎ−１）、（２ｎ−１）、…、（
ｍｎ−１）が第ｎのメモリブロックの個別アドレス０、
１、…、（ｍ−１）にそれぞれ対応し、第（ｎ−１）ま
での各メモリブロックは前記メモリをアクセスするアド
レス信号のうち、式２＾ｉ＾−＾１＜ｎ≦２＾ｉを満足
する数値ｉに等しいビット数の下位ビットを除いた上位
ビットで構成されるアドレス信号またはこれに１加算し
たアドレス信号によってアクセスされ、第ｎのメモリブ
ロックは加算しないアドレス信号でアクセスされるメモ
リと、少なくとも第（ｎ−１）までの各メモリブロック
に対応して設けられ、前記上位ビットで構成されるアド
レス信号を通常はそのまゝ、インクリメンタ制御信号が
入力するとこれに１加算して対応するメモリブロックに
出力するインクリメンタと、前記メモリのデータバスと
各メモリブロックのデータバスに接続され、ローテータ
制御信号に応じて各メモリブロックのデータバスのメモ
リのデータバスへの接続の整合をとるローテータと、前
記メモリをアクセスするデータのバイト数を表わす信号
と前記メモリをアクセスするアドレス信号中の前記数値
ｉに等しいビット数の下位ビット信号を入力し、バイト
数と下位ビットの値によって決まるアクセスすべきメモ
リブロックに対してイネーブル信号を出力し、メモリブ
ロックのアクセスされる個別アドレスが２種類になる場
合にアクセスされる個別アドレスが大きい方のメモリブ
ロックに対応するインクリメンタに対して前記インクリ
メンタ制御信号を出力し、下位ビットの値に応じたロー
テータ制御信号をローテータに出力する制御回路を有す
るメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25305785A JPS62112292A (ja) | 1985-11-11 | 1985-11-11 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25305785A JPS62112292A (ja) | 1985-11-11 | 1985-11-11 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62112292A true JPS62112292A (ja) | 1987-05-23 |
Family
ID=17245882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25305785A Pending JPS62112292A (ja) | 1985-11-11 | 1985-11-11 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62112292A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02255929A (ja) * | 1989-01-31 | 1990-10-16 | Toshiba Corp | データ境界調整装置 |
| JPH03156651A (ja) * | 1989-11-15 | 1991-07-04 | Fujitsu Ltd | アライメント調整回路 |
| JPH0488536A (ja) * | 1990-07-31 | 1992-03-23 | Nec Corp | メモリ制御回路 |
| US5274596A (en) * | 1987-09-16 | 1993-12-28 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device having simultaneous operation of adjacent blocks |
| FR2748595A1 (fr) * | 1996-05-10 | 1997-11-14 | Sgs Thomson Microelectronics | Memoire a acces parallele |
| US5875132A (en) * | 1989-10-11 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device for storing data comprising of plural bits and method for operating the same |
| WO2002088937A3 (en) * | 2001-04-30 | 2003-10-23 | Zilog Inc | Architecture to relax memory performance requirements |
| JP2006302161A (ja) * | 2005-04-25 | 2006-11-02 | Fujitsu Ltd | メモリ装置 |
-
1985
- 1985-11-11 JP JP25305785A patent/JPS62112292A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274596A (en) * | 1987-09-16 | 1993-12-28 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device having simultaneous operation of adjacent blocks |
| JPH02255929A (ja) * | 1989-01-31 | 1990-10-16 | Toshiba Corp | データ境界調整装置 |
| US5875132A (en) * | 1989-10-11 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device for storing data comprising of plural bits and method for operating the same |
| JPH03156651A (ja) * | 1989-11-15 | 1991-07-04 | Fujitsu Ltd | アライメント調整回路 |
| JPH0488536A (ja) * | 1990-07-31 | 1992-03-23 | Nec Corp | メモリ制御回路 |
| FR2748595A1 (fr) * | 1996-05-10 | 1997-11-14 | Sgs Thomson Microelectronics | Memoire a acces parallele |
| US6085280A (en) * | 1996-05-10 | 2000-07-04 | Sgs-Thomson Microelectronics S.A. | Parallel-access memory and method |
| WO2002088937A3 (en) * | 2001-04-30 | 2003-10-23 | Zilog Inc | Architecture to relax memory performance requirements |
| US6970993B2 (en) | 2001-04-30 | 2005-11-29 | Zilog, Inc. | Architecture to relax memory performance requirements |
| JP2006302161A (ja) * | 2005-04-25 | 2006-11-02 | Fujitsu Ltd | メモリ装置 |
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