SU1674145A1 - Устройство дл обработки нечеткой информации - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при создании устройств обработки нечеткой информации в системах искусственного интеллекта. Целью изобретени   вл етс  повышение быстродействи  при выполнении арифметико-логических операций над нечеткими данными за счет параллельной обработки элементов нечеткого множества. Устройство содержит N регистров 1 слова, N блоков 2 пам ти, N блоков 3 адреса, регистр 4 команд, дешифратор 5, блок 6 управлени , N блоков 7 поиска минимума, N блоков 8 поиска максимума, N блоков 9 сдвига, арифметико-логический блок 10, счетчик 11 команд, буферный регистр 12. Устройство имеет вход А 3 сброса, вход А 4 пуска, вход А 6 управлени  начальной загрузкой, выход А 7 управлени  начальной загрузкой, вход А 8 адреса пуска. 3 з.п. ф-лы, 7 ил.

Description

со

с

о

VI

Ј ел

Изобретение относитс  к вычислительной технике и может быть использовано при создании устройств обработки нечеткой информации в системах искусственного интеллекта .

Целью изобретени   вл етс  повышение быстродействи  при выполнении арифметико-логических операций над нечеткими данными за счет параллельной обработки элементов нечеткого множества.

На фиг. 1 представлена структурна  схема устройства дл  обработки нечетких данных; на фиг. 2 - структурна  схема блока сдвига; на фиг. 3 - структурна  схема блока поиска минимума на фиг. 4 - схема блока поиска максимума; на фиг. 5 - структурна  схема блока управлени ; на фиг. 6 - структурна  схема блока адреса; на фиг. 7 -структурна  схема регистра слова.

Устройство (фиг. 1) содержит N регистров 1 слова, N блоков 2 пам ти, N блоков 3 адреса, регистр 4 команд, дешифратор 5, блок б управлени , N блоков 7 поиска минимума , N блоков 8 поиска максимума, N блоков 9 сдвига, арифметико-логический блок 10, счетчик 11 команд, буферный 12 регистр. Блок 9 сдвига (фиг. 2) содержит элемент И 13, регистр 14, m коммутаторов 15, управл ющий вход R 5, выход К 2 переноса, первый и второй информационные входы (R3 и R4), вход R2 переноса, информационный К 1 выход.

Блок 7 поиска минимума (фиг. 3) содержит m коммутаторов 16, m коммутаторов 17, m схем 18 сравнени  первый и второй (R2 и R3) информационные входы, вход R4 разрешени , информационный выход К1.

Блок 8 поиска максимума (фиг. 4) содержит m коммутаторов 19, m схем 20 сравнени  и имеет первый и второй (К 1 и К 2) информационные входы, информационный выход R.

Блок б управлени  (фиг. 5)содержит счетчик 21 команд, регистр 22 микрокоманд, генератор 23 импульсов, блок 24 пам ти, элемент НЕ 25, элементы И 26, 27, коммутаторы 28 управл ющих сигналов, элемент НЕ 29, коммутатор 30 и вход А 5 адреса, вход А 2 признака, вход А 6 управлени  начальной загрузкой, группы входов А 1 кода операции , входы А 3, А 4 сброса и пуска, управл ющие выходы У 1У(14 + N).

Блок 3 адреса (фиг. 6) содержит коммутатор 31, дешифратор 32 старших разр дов, элемент ИЛИ 33 и вход К 1 адреса, вход К 2 разрешени , вход К 3 управлени  чтением, выход R 1 адреса, выход R 2 выбора блока пам ти.

Блок 7 регистра слова (фиг. 7) содержит элементы И 34, 35, регистр 36, шинный формирователь 37, m шинных преобразователей 38 и информационный вход R 1, вход R 2 выбора блока пам ти, вход R 3 разрешени  записи считывани , управл ющий вход

R 4, первый и второй информационные выходы К 1 и К 3 выход К 2 тетрады.

Устройство предназначено дл  выполнени  логических и арифметических операций над четкими и нечеткими числами. Под

нечеткими числами понимаетс  множество А {/м (X), X}, где// : X ,1 - отображение множества X в единичный отрезок 0,1 - называетс  функцией принадлежности нечеткого множества А. Значение функции

принадлежности /гд (X) дл  элементов хСХ называетс  степенью принадлежности. Интерпретаци  степени принадлежности МА (X)  вл етс  субъективной мерой того, насколько элемент xt X соответствует пон тию , смысл которого формализуетс  нечеткими множеством А.

Арифметическое операци над нечеткими числами определ етс  как

С,0)

где А {/л , ai } - первое нечеткое число; В , bj} - второе нечеткое число, б { max(mln(iA,/)B)}, нечеткое число - результат операции (1);

- знак арифметической операции.

Пусть задано нечеткое множество

А (а|,,Д1Аап/МпА}и нечеткое множество

В(Ь1,/л bm.jUm ), тогда в соответствии

с формулой (1) дл  каждой пары значений из области определени  нечетких множество

дл  операции сложени  запишем:

(uiB,Ui ), 31 +bi;...;...; min(uiA,,MmB)31 +bm

mln(wnA /ЛВ), an + bi;...; min//nA ,mB)an+bm

(2)

Предположим, что все нечеткие множества, участвующие в операции, заданы на области определени  с одинаковым шагом Л, т.е. Э2 - ai ... ап - ап-1 ДА;

D2- Ь1 ... Ьп -bn-1 Лв.(3)

Это требование выполнимо, так как если Дд Дв, то множество заданное с большим шагом, можно доопределить или убрать промежуточные значени  в множестве, заданном с меньшим шагом. Тогда, опира сь

0 на выражение (3) и анализиру  матрицу (2), имеем

a2 + bi-(ai+ Д)+bi ai+(bi + Д) ai + Ьг; аз + bi 32 + b2 ai + Ьз и т.д.

Модифицируем матрицу (2) так, чтобы в одном столбце находились значени  искомого нечетного множества относ щиес  к одной и той же точке области определени , т.е.

min () min (

л Э .

mln (//2Av«i

V ,min («2H,//m 1 )

1. max

I

max

, , min («пА,) min (//nA//2B) . min (un )

; i ; , i

max

max

max

В соответствии с формулой (1) максимумы , вз тые по столбцам матрицы (4), дадут значение функции принадлежности искомого нечеткого множества С соответственно в точках

(ai + bi), (ai + 02),..., (ai + bm), (az + bm)(an + bm).

Заметим, что количество точек, на котором задано найденное нечеткое множество, не более чем в два раза минус единица больше, чем наибольшее исходное множество. Алго- ритм выполнени  арифметических операций сложени  и вычитани , который реализует данное устройство, разработан на основе выражени  (4). В начале параллельно производитс  поиск mln no первой строке, затем max по столбцам и сдвиг на одно значение функции принадлежности, Очевидно, что перва  операци  max будет производитьс  над первой строкой выражени  (4) и строкой с нулевыми значени ми, т.е. регистр, формирующий максимальное значение по столбцам, должен быть обнулен перед началом операции.

Далее параллельно производитс  поиск mln по второй строке, max под найденной строкой и содержимым регистра формирующего max по столбцам, а затем сдвиг полученного результата на одно значение функции принадлежности и т.д. до последней строки матрицы (4).

Описанный алгоритм позвол ет реализовать арифметические операции сложени  и вычитани  нечетких множеств. Устройство реализует также логические операции обьединени  (V), пересечени  (Д) нечетких множество и операции с четкими числами

(+; -).

Рассмотрим работу устройства.

Дл  задани  одного значени  (одной точки)функции принадлежности нечеткого множества используетс  четыре двоичных разр да, т.е. выдел етс  шестнадцать субьективных уровней степени принадлежности . При использовании шестнадцатиразр дных блоков пам ти в одном слове одного блока пам ти может хранитьс  четыре значени  функции принадлежности.

Рассмотрим работу устройства при выполнении арифметических и логических операций с четкими числами. Работа уст- ройства начинаетс  с подачи сигнала

min (// Vn/ )i

; i ; , i

max

max

Сброс на вход А 3 блока 6 управлени . Этот сигнал поступает на первый вход счетчика 21 и первый вход регистра 22 микрокоманд и устанавливает их в нулевое состо ние. По приходу сигнала Пуск на вход А 4 блока б управлени  генератор 23 импульсов выдает импульс, который поступает на второй вход регистра 22 микрокоманд . По переднему фронту этого импульса регистр 22 микрокоманд записывает информацию , считанную из нулевой  чейки блока 24 пам ти (из нулевой  чейки, так как счетчик 21 после подачи сигнала Сброс обнулен ). Задний фронт синхроимпульсов через элемент НЕ 25 подаетс  на первые входы элементов И 26 и 27 и стробирует сигнал из коммутатора 28. Если в микрокоманде, считанной из нулевой  чейки блока 24 пам ти, отсутствует сигнал разрешени  дл  коммутатора 28, который поступает на его вход R 1 с выхода К 1 регистра 22 микрокоманд, то тогда на его выходе присутствует сигнал О, который через элемент НЕ 29 поступает на второй вход элемента И 27 и обеспечивает выработку сигнала на второй вход счетчика 21. При поступлении сигнала на второй вход счетчика 21 адрес увеличивает свое состо ние на единицу. Увеличенный на единицу адрес с выхода счетчика 21 адреса микрокоманд поступает на вход посто нного запоминающего устройства 24. на выходе которого по вл етс  информаци  из адресованной  чейки. По переднему фронту следующего импульса информаци  с выхода посто нного запоминающего устройства 24 будет записана в регистр 22 микрокоманд и весь процесс повторитс , как описано. Таким образом выполн ютс  линейные участки микрокоманд. При необходимости осуществить переход по адресу, подаваемому на входА1 блока 6 управлени  и поступающего на вход К 1 коммутатора 30, с выхода К 1 регистра 22 микрокоманд на вход R 1 коммутатора 28 поступает управл ющий вход, пропускающий на выход коммутатора 28 1 с его входа А 2. С выхода К 2 регистра 22 микрокоманд поступает сигнал на вход К 2 коммутатора 30, обеспечива  пропуск информации, адреса первой микрокоманды микропрограммы, с входа К 1 коммутатора 30 на вход счетчика 21. По заднему фронту

синхроимпульса с генератора 23 элемента И 26 и выдаст сигнал на вход записи счетчика 21. Счетчик 21 запишет адрес первой микрокоманды микропрограммы и по этому адресу будет выбрана микрокоманда из блока 24 пам ти. Таким образом, происходит переход к микропрограммам реализации команды. При необходимости осуществить ветвление в микропрограмме по логическим услови м, поступающим на входы А 2 и А 3 блока 6 управлени , с выхода К 1 регистра 22 микрокоманды на вход R 1 коммутатора 28 поступает код, пропускающий на выход интересующее условие.,С выхода К 2 регистра 22 микрокоманд навходК. 2 коммутатора 30 поступает сигнал, настраивающий коммутатор 3, на пропуск адреса, поступающего с выхода КЗ регистра 22 микрокоманды через коммутатор 30 на вход счетчика 21 адреса микрокоманд. По заднему фронту синхросигнала при наличии на выходе коммутатора 28 управл ющего сигнала 1 срабатывает элемент 1426 и произойдет запись адреса в счетчик 21 микрокоманд. При отсутствии интересующего сигнала на выходе коммутатора 28 (О) срабатывает элемент И 27 и счетчик 21 увеличивает свое состо ние на единицу. Таким образом производитс  ветвление в микропрограммах .

Пусть в регистре 4 команд находитс  команда сложени  двух операндов, наход щихс  по адресам А1 и А2 в блоках 2 пам ти. Код операции команды с выхода кода операции R 2 регистра 4 команд через дешифратор 5 поступит на вход А 1 блока 6 управлени  и поэтому коду будет осуществлен переход на микропрограмму выполнени  команды. В первой микрокоманде адрес первого операнда с выхода адреса регистра 4 команд поступает на первые входы всех блоков 3 адреса. Управл ющие сигналы У 3 и У 4, поступающие на входы разрешени  К 2 блоков адреса, настраивают коммутаторы в блоках 3 адреса на пропуск адреса первого операнда. Младшие разр ды адреса с первого выхода коммутаторов 31 сразу идут на выход R 1 адреса блоков адреса, а старшие - на дешифратора 32. Если код старших разр дов адреса соответствует номеру блока 2 пам ти, то на выходе дешифратора 32 по вл етс  сигнал 1 Этот сигнал поступает на первый вход элемента ИЛИ 33, выход которого вместе с выходом коммутатора 31 представл ет выход Р 1 адреса блоков адреса. Выход элемента ИЛИ 33 подаетс  на вход R 1 адреса в блоки 2. Таким обрэзом, блоки адреса по старшим разр дам адреса инициируют только один модуль из блоков 2 пам ти, а младшие разр ды - конкретную  чейку в этом модуле. Адрес первого операнда после дешифрации в блоках 3 адреса поступит на вход R 1 адреса блока 2 пам ти, су ин из которых

будет инициирован по входу R 1 адреса.

На его вход управлени  записи/чтени  подан управл ющий сигнал у 7, задающий режим чтени . Информаци , считанна  с I- го из модулей блоков 2 пам ти поступит на

0 информационный вход R 1 1-го регистра 1 слова. На вход R 2 выбора блока пам ти 1-го ре истра 1 поступает сигнал дешифрации адреса с выхода R 2 выбора блока пам ти блока 3 адреса. В l-ом блоке регистра слова

5 он поступит на первые входы элементов И 34 и 35, на вторые входы которых поданы соответственно сигналы Запись в регистр и Чтение из регистра. Таким образом, информаци  с выхода 1-го блока 2 пам ти будет

0 записана в регистр 36 1-го регистра 1 слова и с его выхода через шинный формирователь 37 и магистраль будет подана на первый вход буферного регистра 12, где и будет записана по заднему фронту управл ющего

5 сигнала У 12. Во второй микрокоманде информаци , выбранна  из блока 2 пам ти по адресу второго операнда, будет подана на первый информационный вход К 1 блока 10, на втором информационном входе К 2 кото0 рого присутствует информаци , выбранна  по адресу второго операнда. На третий вход блока 10 с второго выхода блока 6 управлени  поступает код, задающий операцию сложени  в блоке 10. Результат операции с

5 выхода блока 10 поступает на вторые ин- формацинные входы R 4 всех блоков сдвига. Коммутаторы 15 блоков 9 настроены управл ющим сигналом У 6 на пропуск информации с третьего информационного входа

0 коммутаторов 15 на входы 2т+1 регистра 14. Информаци  будет записана в регистр 14, так как на его входе разрешени  будет присутствовать сигнал с выхода элемента И 13. На втором входе элемента И 13

5 присутствует управл ющий сигнал У б, а на первом входе элемента И 13 присутствует сигнал разрешени  записи из соответствующего 1-го блока 3 адреса. При выполнении третьей микрокоманды информаци  из ре0 гистра 14 соответствующего 1-го блока 9 по управл ющему сигналу У 7 будет записана в  чейку пам ти в i-ом блоке 2 пам ти. Причем результат операции в соответствии с предложенным алгоритмом загру5 жаетс  по адресу второго операнда. Таким образом, за три микрокоманды была выполнена операци  сложени  двух четких операндов. На данной структуре могут быть реализованы и иные алгоритмы арифметических операций.

Рассмотрим теперь выполнение команды логического умножени  (пересечени ) нечетких операндов. В первой микрокоманде адрес первого нечеткого операнда поступает с первого выхода адреса регистра 4 команд на К 1 адреса блоков 3 адреса. Причем старшие разр ды адреса могут не задаватьс , так как нечеткий операнд задан на всех модул х оперативного запоминающего устройства параллельно. Коммутатор 31 блоков 3 адреса настроен управл ющими сигналами У 3 и У 4, поступающими на вход К 2 разрешени  блоков 3 адреса, на пропуск адреса первого операнда. Причем младшие разр ды адреса с выхода коммутатора 31 непосредственно поступают на выход R 2 адреса блоков 3 адреса, а сигнал выбора блока пам ти формируетс  параллельно по всем блокам 2 пам ти. На третий вход К 3 управлени  чтением блоков 3 адреса посту- пает управл ющий сигнал У 5. Он поступает на второй вход элементов ИЛИ 33 блоков 3 адреса и независимо от выхода дешифратора 32 формирует на выходе элемента ИЛИ 33 сигнал выбора блока пам ти дл  всех блоков 2 пам ти параллельно,

По сигналу чтени  управл ющий сигнал У 7, информаци  из всех блоков 2 пам ти считываетс  и поступает на информационный вход R 1 всех регистров 1 слова парал- лельно. По управл ющему сигналу У 13, поступающему на вход R 3 разрешени  записи/считывани  всех регистров 1 слова, и при наличии сигнала выбора блока пам ти, поступающего на входы R 2 всех регистров 1 слова с выхода R 2 всех блоков 3 адреса, произойдет запись первого нечеткого операнда в регистр 36 каждого регистра 1 слова . В следующей микрокоманде по адресу второго операнда параллельно из блоков 2 пам ти будет считан второй нечеткий операнд и поступит на вторые информационные входы R 3 блока 7 поиска минимума. На первый информационный вход R 2 блока 7 с выхода второго информационного К 3 реги- строе 1 слова подан первый нечеткий операнд . Управл ющий сигнал У 10-, поданный на вход R 4 разрешени  блоков 7, настраивает коммутаторы 16 на пропуск информации , поступающей на информационный вход R 2 блока 7. С выхода коммутаторов 16 первый нечеткий операнд поступает на первые входы схем 18 сравнени , на вторых входах которых присутствует второй нечеткий операнд, поступающий на вход R 3 бло- ков 7. Схемы 18 сравнени  производ т потетрадное сравнение двух нечетких операндов параллельно по всем блокам 7 и настраивают коммутаторы 17 на пропуск наименьшего .Таким образом, на выходе блоков 7 формируетс  результат логической операции умножени  (пересечени ) нечетких операндов. Управл ющие сигналы У 8 и

9,поступающие на входы К 3 разрешени  блоков 8 поиска максимума, настраивают их коммутаторы 19 на пропуск сформированного результата операции логического умножени  с первого информационного входа К 1 на выход блоков 8. Результат операции поступает на первые информационные входы R 3 блоков 9 сдвига и записываетс  в регистры 14 этих блоков. В следующей микрокоманде результат операции из регистров 14 блоков 9 записываетс  параллельно в блоки 2 пам ти по адресу первого или второго операндов в соответствии с микропрограммой ,

Рассмотрим выполнение команды логического сложени  (объединени ) нечетких операндов. В первой микрокоманде первый операнд параллельно считываетс  из блоков 2 пам ти. По управл ющим сигналам,У

10,У 8 и У 9 он без изменени  передаетс  через блоки 7, блоки 8 и записываетс  в регистры 14 блоков 9 сдвига. Во второй микрокоманде второй нечеткий операнд параллельно считываетс  из блоков 2 пам ти и по управл ющему сигналу У 10 он без изменени  пропускаетс  через блоки 7 и поступает на первые информационные входы К 1 блоков 8, на вторых информационных входах К 2 которых присутствует первый нечеткий операнд, считанный в первой микрокоманде и запомненный в регистре блоков 9 сдвига . Первый и второй нечеткие операнды потетрадно поступают соответственно на вторые и первые входы схем 20 сравнени , где сравниваютс . Схемы 20 сравнени  настраивают соответственно коммутаторы 19 таким образом, что на их выходе формируютс  потетрадные максимумы, т.е. результат операции логического сложени  нечетких операндов. По заднему фронту управл ющего сигнала У 6 результат операции параллельно записываетс  в регистр 14 всех блоков 9. В следующей микрокоманде осуществл етс  запись результата операции из регистров 14 блоков 9 в блок 2 пам ти по адресу первого или второго операндов. Рассмотрим выполнение операции арифметического сложени . В отличие от логических операций операнды в арифметических операци х имеют вдвое меньшую длину, т.е. результат арифметических операций вдвое длиннее наибольшего из операндов.

Адреса первого и втрого операндов подаютс  с выхода адреса регистра 4 команд на входы К 1 адреса блоков 3 адреса. Причем управл ющий сигнал У 3, поступающий на входы К 2 разрешени  i-ых блоков 3 адреса

i 1, N/2), обеспечивает подачу адреса перого операнда на входы адреса дл  первой оловины блоков 2 пам ти. Управл ющий игнал У 4 обеспечивает подачу адреса втоого операнда на входы адреса дл  второй оловины блокои2 пам ти. По управл ющеу сигналу У 7, поступающему на входы R 3 правлени  записью/чтением блока 2 пам - и, происходит считывание первого и второго операндов из блоков пам ти, а по правл ющему сигналу У 13, поступающему на входы R 3 регистров 1 слова, происходит запись первого операнда в первую половину регистров 1 слова, а второго операнда - во вторую половину регистров 1 слова. В следующей микрокоманде по управл ющему сигналу У 14. поступающему на управл ющий вход R 4 первого регистра 1 слова, происходит считывание первой тетради регистра 36 через шинный формирователь 37 в магистраль на выход К 2 тетради первого регистра 1 слова. Упрапл ющий сигнал У 10, поступающий на входы R 4 разрешени  блоков 7, настраивает коммутаторы 16 так, что на выход они пропускают информацию с первых своих выводов.

Т.е. на выходах всех коммутаторов 16, а значит и на первых входах схем 18 сравнени  по вл етс  старша  тетрада первого операнда. На вторые входы схем 18 сравнени  второй половины блоков 7 подан второй нечеткий операнд. Схемы сравнени  настраивают коммутаторы 17 второй половины блоков на пропуск наименьшего. Таким образом, на выходах второй половины блоков 7 формируетс  первый промежуточный результат. Далее упрал ющий сигнал У 8, поступающий на входы К 3 разрешени  первой половины блоков 8, настраивает их на пропуск операнда с втпрсг пхода. Втора  половина блоков 8 сравнивает первый,про- межуточный результат с содержимый второй половины блоков 9 сдвига и потетрадно формирует наибольшее. Отметим, что перед началом выполнени  команды необходимо обнулить вторую половину блоков 9 сдвига или не выполн ть первый анализ на max, a пропускать информацию с первого входа блоков 8 на выход без изменени . Сформированный результат анализа на max поступает на вторую половину блоков 9 сдвига и по управл ющему сигналу У 6 записываетс  в регистр 14. В следующей, третьей, микрокоманде осуществл етс  сдвиг содержимого блоков 9 сдвига на четыре разр да влево. Управл ющий сигнал У 6 настраивает коммутаторы 15 блоков 9 сдвига на пропуск информации с первого входа, на которые со смещением на тетраду подключены выходы регистра 14. Это обеспечивает параллельный сдвиг на четыре разр да. Отметим, что регистр 14 должен записывать информацию по фронту сигнала записи. R двух следующих микрокомандах осущсст вл етс  анализ

на min второй тетрады первого операнда с вторым операндом и анализ на max содержимого блоков 9 сдвига с промежуточным результатом анализа на min. Полученный результат запоминаетс  и

0 сдвигаетс  на тетраду влево. Таким образом , за 2- (N/2 т) + 1 микрокоманд будет сформировано множество функций принадлежности , описывающих нечеткое множество результата арифметической операции

Claims (4)

1. 5 двух нечетких множеств. Здесь m 4 - разр дность одного блока 2 пам ти, а N -- коли- чесгво ее блоков. Точка,  дро, вокруг которого располагаетс  найденное нечеткое множество, находитс  аналогично ариф0 метической операции над четкими операндами. Арифметическа  операци  выполн етс  над  драми нечетких множеств. Формула изобретени  1. Устройство дл  обработки нечеткой

   5 информации, содержащее N (где N - мощность нечетких множеств-операндов) регистров слова, N блоков пам ти, N блоков адреса, регистр команд, дешифратор и блок управлени , причем информационный вход

   0 каждого i-го (i ---1, N) регистра слова подключен к выходу данных 1-го блока пам ти, адресный вход каждого 1-го блока пам ти подключен к адресному выходу 1-го блока адреса, входы адреса всех блоков адреса

   5 подключены к выходу адреса регистра команд, выход кода операции которого подключен к входу дешифратора, выходы которого подключены к соответствующим входам адреса кода операции группы блока управлени , входы признака которого подключены к соответствующим выходам признака регистра команд, первые информационные выходы всех регистров слова подключены к шине операндов магистрали

   5 данных устройства, отличающеес  тем, что, с целью повышени  быстродействи  устройства при выполнении арифметико-логических операций под нечеткими данными за счет обеспечени  параллельной

   0 обработки элементов нечеткого множества, уст ройство содержит N блоков поиска минимума , N блоков поиска максимума, N блоков сдвига, счетчик команд, буферный регистр и арифметико-логический блок, причем пер5 вый информационный вход каждого 1-го блока поиска минимума подключен к второму информационному выходу 1-го регистра слова , второй информационный вход каждого 1-го блока поиска минимума подключен к

   выходу данных i-ro блока пам ти, вход выбора каждого 1-го блока поиска минимума подключен к выходу тетрады 1-го регистра слова, информационный выход каждого 1-го блока поиска минимума подключен к первому информационному входу 1-го блока поиска максимума, второй информационный вход которого подключен к информационному выходу 1-го блока сдвига и к входу данных 1-го блока пам ти, информационный выход каждого 1-го блока поиска максимума подключен к первому информационному входу 1-го блока сдвига, вход разрешени  записи которого подключен к выходу выбора блока пам ти 1-го блока адреса и к входу выбора блока пам ти 1-го регистра слова, вход переноса каждого 1-го блока сдвига подключен к выходу переноса (1+1)-го блока сдвига, вход переноса 1-го блока сдвига подключен к источнику логического нул  устройства , вторые информационные входы всех блоков сдвига подключены к входу кода операции регистра команд, к информационному выходу арифметико-логического блока и к информационному входу счетчика команд , информационный выход которого подключен к выходу адреса регистра команд , вход адреса пуска счетчика команд  вл етс  входом адреса пуска устройства, управл ющий вход счетчика команд подключен к первому выходу блока управлени , входы сброса и пуска которого  вл ютс  входами сброса и пуска устройства, адресный вход блока управлени  подключен к адресному выходу арифметико-логического блока, первый информационный вход которого подключен к первым информационным выходам всех регистров слов и к информационному входу буферного регистра, информационный выход которого подключен к второму информационному входу арифметико-логического блока, вход кода операции которого подключен к второму выходу блока управлени , третий выход блока управлени  подключен к входам разрешени  каждого j-ro блока адреса (где j 1, N/2), четвертый выход блока управлени  подключен к входам разрешени  каждо- го к-го блока адреса (где к (N/2 + 1), N), п тый выход блока управлени  подключен к входам управлени  чтением каждого 1-го блока адреса, шестой выход блока управлени  подключен к управл ющим входам каждого 1-го блока сдвига, седьмой выход блока управлени  подключен к входам управлени  записью-чтением каждого 1-го блока пам ти , восьмой выход блока управлени  подключен к входам разрешени  каждого J-ro (где J 1, N/2) блока поиска максимума, дев тый выход блока управлени  подключен к входам разрешени  каждого к-го (где к (N/2 + 1), N) блока поиска максимума, дес тый выход блока управлени  подключен входам разрешени  каждого i-ro блока 5 поиска минимума, одиннадцатый и двенадцатый выходы блока управлени  подключены соответственно к управл ющим входам регистра команд и буферного регистра, тринадцатый выход блока управлени  под- 0 ключей к входам разрешени  записи-считывани  i-ro регистра слова, управл ющие входы каждого 1-го регистра слова подключены соответственно к (13 + )-м выходам блока управлени  (1 1, N), вход управлени 

   5 начальной загрузкой и (14 + М)-й выход блока управлени   вл ютс  соответственно входом начальной загрузки и выходом управлени  начальной загрузки устройства.
2. 2. Устройство по п. 1, о т л и ч а ю щ е0 е с   тем, что каждый блок сдвига содержит элемент И, регистр сдвига, m коммутаторов (т 1/4 от разр дности слова блоков пам ти ), первый вход элемента И  вл етс  входом разрешени  записи блока сдвига, а

   5 выход элемента И подключен к входу разрешени  записи регистра сдвига, каждый j-й вход которого (j 2, m + 1) подключен к выходу (-1)-го коммутатора, каждый к-й выход регистра сдвига (к 1, т) подключен к

   0 информационному выходу блока сдвига, первый выход регистра сдвига подключен к выходу переноса блока сдвига, каждый 1-й выход регистра сдвига (1 2, т) подключен соответственно к первому информационно5 му входу (1-1)-го коммутатора, первый информационный вход т-го коммутатора подключен к входу переноса блока сдвига, второй и третий информационные входы всех коммутаторов подключены соответст0 венно к первому и второму информационным входам блока сдвига, управл ющие входы каждого коммутатора соединены с вторым входом элемента И и подсоединены к управл ющему входу блока сдвига.

   5
3. 3. Устройство по п. 1, отличающеес  тем, что каждый блок поиска минимума содержит 2т коммутаторов и m схем сравнени , причем первые и вторые информационные входы каждого J-ro (j 1- m)

   0 коммутатора подключены соответственно к входу выбора и первому информационному входу блока поиска минимума, информа- ционные выходы каждого j-ro коммутатора (j 1, т) подключены соответственно к пер5 вым информационным входам (m + j)-ro коммутатора и j-й схемы сравнени , вторые информационные входы каждого (m + j)-ro коммутатора 0 1. гп) и j-й схемы сравнени  подключены к второму информационному входу блока поиска минимума, управл ющие входы всех коммутаторов подключены к входу разрешени  блока поиска минимума , выход каждой j-й схемы сравнени  подключен к третьему информационному входу (m + j)-ro коммутатора, а выход каждого (т + j)-ro коммутатора подключен к информационному выход/ блока поиска минимума .
4. 4. Устройство поп.1, отличающеес  тем что каждый блок поиска максимума содержит m коммутаторов и m схем ер н нснио, причем первые и вторые

   информационные входы каждого j-ro (j 1, m) коммутатора и j-й схемы сравнени  подключены соответственно к первому и второму информационным входам блока поиска максимума, управл ющие входы всех коммутаторов подключены к входу разрешени  блока поиска максимума , выход каждой j-й схемы сравнени  подключен к третьему информационному входу j-ro коммутатора, выходы всех коммутаторов подключены к информационному выходу блока поиска максимума.

   t гпф

   t

   дншн

   F1

   A9V 4™

   9V

   i

   /V

   R

   1