JPH02171945A - メモリシステムのパリティ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 バス幅の一部分のみを書き換える機能を持つメモリシス
テムのパリティ制御方式に関し、パリティ部に複数ビッ
トの素子を使用した場合にバス幅の一部を書き換える時
間を減少させて、動作速度を速くすることができるよう
にすることを目的とし、 データ部メモリと、パリティ部メモリと、該パリティ部
メモリを制御するパリティ制御部と、データからパリテ
ィを生成するパリティジェネレータと、前記パリティ部
メモリから読出した値と前記パリティジェネレータの出
力との何れか一方を選択するマルチプレクサとからなる
メモリシステムにおいて、パリティジェネレータの出力
とマルチプレクサの出力とを入力して比較し、その結果
をパリティ制御回路へ出力する比較回路を備え、該比較
回路の出力により前記バリティ制御回路が行う前記パリ
ティ部メモリへの書込みを制御させることにしたもので
ある。

（産業上の利用分野　） 本発明は、バス幅の一部分のみを書き換える機能を持つ
メモリシステムのパリティ制御方式に関する。

（従来の技術　） 従来のメモリシステムは、第３図に示すように、データ
部メモリ１と、パリティ部メモリ２と、このパリティ部
メモリ２を制御するパリティ制御部３と、データ部メモ
リ１に格納されるデータを入力してパリティを生成する
パリティジェネレータ４と、パリティ部メモリ２から読
出した値をパリティ制御部３の出力に従って一時的に記
憶しておくラッチ手段５と、パリティジェネレータ４の
出力とラッチ手段５の出力の何れか一方をパリティ制御
部３の出力に従って選択するマルチプレクサ６とからな
る。

近年、マイクロプロセッサのバス幅が１６ｂｉｔ　、　
３２ｂｉｔと、順次広くなり、このバス幅のうちの一部
（８ｂｉｔ）のみを書き換える機能を有するメモリシス
テムが必要になってきた。そして、このメモリシステム
のパリティ部には、データ部８　ｂｉｔで１　ｂｉｔの
パリティが必要なため、複数ｂｉｔのパリティ部が必要
であり、このパリティ部の各ｂｉｔ毎の書換えが必要に
なる。

スタティックメモリ等では、１つの素子で８ｂｉｔのも
のが一般的で、８　ｂｉｔのうちの１　ｂｉｔを書き換
えることは出来ない。このため、１素子で１ｂｉｔのメ
モリを複数使用している。

このような素子はコストが高くなり、複数個使用する必
要があるために、パリティ部にデータ部と同じ８　ｂｉ
ｔ等の素子が使用できるようにするため、バス幅の一部
を書き換える書込み時に、パリティのみを読出し、変更
する部分のみを書き換える方法が使用されている。

（発明が解決しようとする課題　） 上記従来のメモリシステムのパリティ制御方式では、バ
ス幅の一部を書き換える時に、読出しおよび書込みを行
わなければならず、読出しあるいはバス幅分の書込みと
比較して２倍の時間が必要となり、動作速度が遅くなる
という問題点があった。

本発明は、上記問題点に鑑みて成されたものであり、そ
の解決を目的として設定される技術的課題は、パリティ
部に複数ビットの素子を使用した場合にバス幅の一部を
書き換える時の時間を減らして、動作速度を速くするこ
とができるようにした、メモリシステムのパリティ制御
方式を提供することにある。

〔課題を解決するための手段　〕

本発明は、上記課題を解決するため、第１図の実施例図
面に示すように、データ部メモリ１１と、パリティ部メ
モリ１２と、該パリティ部メモリ１２を制御するパリテ
ィ制御回路１３と、データからパリティを生成するパリ
ティジェネレータ１４と、前記パリティ部メモリ１２か
ら読出した値と、前記パリティジェネレータ１４の出力
との何れか一方を選択するマルチプレクサ１６とからな
るメモリシステムにおいて、前記パリティジェネレータ
１４の出力と前記マルチプレクサ１６の出力とを入力し
て比較し、その結果を前記パリティ制御回路１３へ出力
する比較回路１７を備え、該比較回路１７の出力により
前記パリティ制御回路１３が行う前記パリティ部メモリ
１２への書込みを制御させるものである。

（作用） 本発明は上記構成により、パリティ制御回路１３がパリ
ティ部メモリ１２へ書込みを行うかどうかを、比較回路
１７の出力を受けて決めさせる。バス幅の一部分を書き
換える書込みの場合には、比較回路１７がパリティ部メ
モリ１２とパリティジェネレータ１４から入力したデー
タを比較し、両方が同じであれば出力を出さず、また、
両方が異なっていれば出力を出して、パリティ部メモリ
１２から読出したデータをマルチプレクサ１６に与え、
書き換えるビットはパリティジェネレータ１４の出力を
、書き換えないビットはパリティ部メモリ１２の出力を
選択するようにマルチプレクサ１６を切り換えて出力さ
せ、マルチプレクサ１６から出力したビットをパリティ
部メモリ１２へ書込ませることにより、読出したパリテ
ィと書込むべきパリティとが同じ場合には、書込みを省
略してアクセス時間を半減させる。

（実施例　） 以下、本発明の実施例として、パリティビットは２ビツ
トで、比較回路１７は排他的ＮＯＲゲートを用いて構成
した場合について図示説明する。

メモリシステム１０は、第１図に示すように、データ部
メモリ１１と、パリティ部メモリ１２と、このパリティ
部メモリ１２を制御するパリティ制御回路１３と、デー
タ部メモリ１１に格納されるデータからパリティを生成
するパリティジェネレータ１４と、パリティ部メモリ１
２から読出した値をパリティ制御回路１３の出力に従っ
て一時的に記憶しておくラッチ手段１５゛と、パリティ
ジェネレータ１４の出力とラッチ手段１５の出力の何れ
か一方をパリティ制御回路１３の出力に従って選択する
マルチプレクサ１６と、パリティジェネレータ１４の出
力とマルチプレクサ１６の出力とを比較してその結果を
パリティ制御回路１３へ出力する比較回路１７とからな
る。

共通バス１００からデータ部メモリ１１までは、アドレ
スバス１０１とデータバス１０２の他に、バスの読出信
号線１０３、バスの書込信号線１０４、およびバス幅の
一部分のみを書き換えることを示す信号の信号線１０５
を接続する。

共通バス１００からパリティ部メモリ１２へはアドレス
バス１０１を分岐して接続する。

共通バス１００からパリティジェネレータ１４へはデー
タバス１０２を分岐して接続する。

共通バス１００からパリティ制御回路１３へはバスの読
出信号線１０３、バスの書込信号線１０４、およびバス
幅の一部分のみを書き換えることを示す信号の信号線１
０５をそれぞれ分岐して接続する。

パリティ制御回路１３とパリティ部メモリ１２との間に
はパリティ読出制御信号線１０６およびパリティ書込制
御信号線１０７を接続する。

パリティ制御回路１３とラッチ手段１５との間にはラッ
チデータ書込制御信号線１０８を接続する。

パリティ制御回路１３とマルチプレクサ１６との間には
パリティ選択制御信号線１０９ａ。

１０９ｂを接続する。

パリティジェネレータ１４は、データバス１０２を介し
て与えられるデータを２分割し、２分割された各データ
毎にパリティビットを生成して夫々パリティ出力信号線
１１０ａ、１１０ｂに出力する。この場合、データ幅が
１６ビツトであるとすると、８ビット単位でデータ部メ
モリ１２の書換えが行なわれる。従って、パリティジェ
ネレータ１４も８ビット単位のデータに対するパリティ
の生成を行なう。

マルチプレクサ１６の出力側からパリティ部メモリ１２
、ラッチ手段１５、および比較回路１７へは、パリティ
ビットに見合う本数の書込パリティ出力信号線１１１ａ
、１ｌｌｂをそれぞれに分岐して接続する。

ラッチ手段１５からマルチプレクサ１６へはパリティビ
ットに見合う本数の読出パリティ出力信号線１１２ａ、
１１２ｂを接続する。

比較回路１７からパリティ制御回路１３まではパリティ
ビットに見合う本数の比較書込制御信号線１１３ａ、１
１３ｂを接続する。

この他に、パリティ部メモリ１２とラッチ手段１５との
間におけるパリティの読出しおよび書込みは、書込パリ
ティ出力信号線１１１ａ。

１１１ｂを利用して行う。

マルチプレクサ１６は、各ビットに対して出力信号を選
択する１ビツト用マルチプレクサ１６ａおよび１６ｂを
、パリティビットに見合う個数だけ並列に備える。

比較回路１７は、パリティジェネレータ１４の出力と、
マルチプレクサ１６の１ビツト用マルチプレクサ１６ａ
および１６ｂの出力とを、各ビット毎に対応させて入力
する排他的ＮＯＲゲート１７ａ、１７ｂを、パリティビ
ットに見合う個数だけ並列に備える。

また、このとき、比較回路１７ａには１６ビツト幅のデ
ータの前半の８ビツトのデータに対するパリティデータ
が夫々パリティジェネレータ１４、パリティ部メモリ１
２から信号線１１０ａ、１ｌｌａを介して与えられ、同
様に比較回路１７ｂには後半の８ビツトのデータに対す
るパリティデータが夫々信号線１１０ａ。

１１１ａを介して与えられるように、パリティジェネレ
ータ１４、パリティ部メモリ１２が構成されている。こ
のように構成した実施例により、バス幅（１６ビツト）
の一部を書き換える場合におけるパリティビットの書き
換えの動作について説明する。

まず、パリティ部メモリ１２の出力とパリティジェネレ
ータ１４の出力が両パリティビット共不一致の場合を第
２図（Ａ）を用いて説明する。

図に示すように、バスの書込信号線１０４を介してパリ
ティ制御回路１３へ書込信号が出されると、パリティ制
御回路１３からパリティ読出制御信号線１０６を介して
パリティ部メモリ１２ヘパリティを読み出すための制御
信号が出され、この信号に従ってパリティ（２ビツト）
が読み出される。読み出された２ビツトのパリティデー
タは書込パリティ出力信号線１１１ａ、１ｌｌｂを介し
てラッチ手段１５と比較回路１７へ出力される。比較回
路１７でパリティ部メモリエ２から入力したデータとパ
リティジェネレータ１４から入力したデータとが比較さ
れる。

その結果、比較した結果が両方のパリティピット共に不
一致であるとして、比較回路１７から比較書込制御信号
線１１３ａ、１１３ｂを介してパリティ制御回路１３へ
、不一致信号が出力される。

不一致信号を入力したパリティ制御回路１３は、ラッチ
データ書込制御信号線１０８を介してラッチ手段１５ヘ
ラツチデータ書込制御信号を出力し、パリティ選択制御
信号線１０９ａ。

１０９ｂを介してマルチプレクサ１６へパリティ選択制
御信号を出力するとともに、パリティ書込制御信号線１
０７ａ、１０７ｂを介してパリティ部メモリ１２ヘパリ
ティ書込制御信号を出力する。マルチプレクサ１６は入
力したパリティ選択制御信号に従い、両方共書き換える
ビットであるためパリティジェネレータ１４の出力を選
択するように切り換えて、選択されたデータを出力させ
、マルチプレクサ１６から出力したパリティのデータを
パリティ部メモリ１２の各８ビツトのデータの対応する
格納位置へ書込ませる。

次に、パリティ部メモリ１２の出力とパリティジェネレ
ータ１４の出力が両方共一致する場合には、第２図（Ｂ
）に示すように、比較回路１７でパリティ部メモリ１２
から入力したデータとパリティジェネレータ１４から入
力したデータとが比較された後の手順が異なる。

比較した結果が一致すると、比較回路１７からパリティ
制御回路１３へ信号が出力されず、パリティ制御回路１
３からラッチ手段およびマルチプレクサ１６への制御信
号が出力されず、マルチプレクサ１６からパリティのデ
ータも出力されず、パリティ部メモリ１２への書込みが
省略されて、アクセス時間を削減させる。

尚、一方のパリティビットが不一致、すなわち比較回路
１７ａが信号線１１３ａへ不一致信号を出力し、他方の
パリティビットが一致、すなわち、比較回路１７ｂが信
号線１１３ｂへ不一致信号を出力している部分は、パリ
ティ制御回路１３がパリティ選択制御信号線１０９ａ。

１０９ｂを介してマルチプレクサ１６ａが書換えるビッ
トであるとしてパリティジェネレータ１４の出力を選択
し、マルチプレクサ１６ｂが書換えないビットであると
してラッチ手段１５の出力（信号線１１２ｂ）を選択す
るようにし、一方、パリティ書込み制御信号線１０７ａ
のみに出力し、パリティ書込み制御信号線１０７ｂに出
力をしないことにより、マルチプレクサ１６ａから出力
したデータのみをパリティ部メモリ１２へ書込ませる。

尚、この場合、各ビットがいずれか一方でも書換える場
合、パリティ制御回路１３は両方共、書換えるビットで
あるとして、マルチプレクサ１６ａ、１６ｂがパリティ
ジェネレータ１４の出力を選択し、信号線１０７ａ、１
０７ｂ共に書換え信号を出力するようにしても良い。

このように実施例では、パリティ部メモリ１２の出力と
パリティジェネレータ１４の出力が一致する場合には、
パリティ部メモリ１２に対するパリティデータの書込み
が省略され、その分、アクセス時間が短縮されるため、
パリティ用に１素子複数ビツトのメモリを用いて、低コ
ストに構成できるとともに、処理の高速化が実現できる
。

（発明の効果　） 以上のように本発明では、パリティ制御回路１３がパリ
ティ部メモリ１２へ書込みを行うかどうかを、比較回路
１７の出力を受けて決めさせるようにしたことにより、
パリティジェネレータ１４から読み込んだパリティと、
パリティ部メモリ１２へ書込むパリティとが同じ場合に
は、書込みサイクルを省略することができ、メモリシス
テムのアクセス時間が減少し、１素子複数ビツトのパリ
ティ部メモリ１２を使用したメモリシステムの動作速度
を速くすることができて。

コストを下げるとともに性能向上させることができる。

【図面の簡単な説明】

第１図は、本発明によるメモリシステムのパリティ制御
方式の実施例を示す構成説明図、第２図は、実施例にお
ける動作をしめずタイムチャートで、 （Ａ）は、不一致の場合のタイムチャート、（Ｂ）は、
一致の場合のタイムチャート、第３図は、従来のメモリ
システムを示す構成図、１・・・データ部メモリ ２・・・パリティ部メモリ ３・・・パリティ制御回路 ４・・・パリティジェネレータ ５・・・ラッチ手段 ６・・・マルチプレクサ ７・・・比較回路 イを東／）／七゛ルス子ムハバリテ（棒・１例あぺ４イ
イｄ為Ａｉ！　３　ス

Claims (1)

1. 【特許請求の範囲】 データ部メモリ（１１）と、パリテイ部メモリ（１２）
   と、該パリテイ部メモリ（１２）を制御するパリテイ制
   御部（１３）と、データからパリテイを生成するパリテ
   イジェネレータ（１４）と、前記パリテイ部メモリ（１
   ２）から読出した値と前記パリテイジェネレータ（１４
   ）の出力との何れか一方を選択するマルチプレクサ（１
   ６）とからなるメモリシステムにおいて、 前記パリテイジェネレータ（１４）の出力と前記マルチ
   プレクサ（１６）の出力とを入力して比較し、その結果
   を前記パリテイ制御回路（１３）へ出力する比較回路（
   １７）を備え、 該比較回路（１７）の出力により前記パリテイ制御回路
   （１３）が行う前記パリテイ部メモリ（１２）への書込
   みを制御させる ことを特徴とするメモリシステムのパリテイ制御方式。