JP3469923B2

JP3469923B2 - ２進出力信号プログラマ

Info

Publication number: JP3469923B2
Application number: JP27218193A
Authority: JP
Inventors: ビアネー・アンドリユー
Original assignee: アルカテル・ラデイオテレフオンヌ
Priority date: 1992-10-29
Filing date: 1993-10-29
Publication date: 2003-11-25
Anticipated expiration: 2018-11-25
Also published as: FR2697650B1; EP0595707B1; EP0595707A1; ATE145996T1; DE69306363T2; US5584021A; JPH06214617A; ES2094509T3; DE69306363D1; FR2697650A1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２進出力信号プログラ
マに係わる。

【０００２】

【従来の技術】プログラマは、その出力信号が様々な機
器の動作を所定のシーケンスで制御する装置である。制
御シーケンスは通常プログラマ自体に記憶され、このシ
ーケンスでの制御の進行は外部からのタイミング信号に
よって制御される。

【０００３】少数の出力信号を発生するプログラマを提
供する従来技術が、本明細書において参考として説明す
るヨーロッパ特許出願第０４４９１９０号に概説さ
れている。この先行出願は、出力信号が比較的多数であ
る場合に適した技術も提供する。この技術によって得ら
れるプログラマは、持続期間Ｔの時間間隔を規定するタ
イミング信号に応答してｑ個の２進出力信号を発生し、
各出力信号は別々の時間間隔の間に開始及び終了する。
このプログラマは、各出力信号に関してアドレスを割り
当てられた開始記憶場所と、同様にアドレスを割り当て
られた終了記憶場所とを有するメモリと、前記記憶場所
内のデジタル値を読み出す読み出し手段と、読み出し手
段の動作をアドレスジェネレータを用いて、各時間間隔
の間に総ての記憶場所が読み出されるように決定する制
御手段と、記憶場所の第一の配列（ｃｈａｍｐ）が読み
出しの行なわれた時間間隔の第一の配列と同じ値を有す
る場合に一致信号を発生するコンパレータ手段と、一致
信号を発生されたのが開始記憶場所であるか、それとも
終了記憶場所であるかによって当該記憶場所に対応する
出力信号を発生するかまたは中断するデコーダ手段とを
含む。

【０００４】このことは、期間Ｔの間に２ｑの状況、即
ち個々の出力信号に関して二つの状況を調べなければな
らないことを意味する。即ち、各状況のために用い得る
処理時間はｔ＝Ｔ／２ｑである。この処理時間ｔは任意
に短縮され得ず、プログラマの技術による制約を受け、
製造コストは前記技術の速度に直接比例し、また電力消
費も必要な動作速度と関係する。

【０００５】従って、所与の用途のための処理時間が予
め設定され、その結果出力信号の数ｑと時間間隔の持続
期間Ｔとは互いに独立に設定され得ないと仮定しなけれ
ばならない。処理時間が予め設定されると、プログラマ
の性能を表わす性能因子を決定し得、この因子は値ｑ／
Ｔを有し、換言すれば時間Ｔの間に処理され得る出力信
号の数である。

【０００６】

【発明が解決しようとする課題】本発明は、所定の持続
期間Ｔの間により多数の出力信号を処理し得るように、
または同じ数の出力信号をより短時間で、即ちより高度
の時間的正確さの下で処理し得るように改善された性能
因子を有する２進出力信号プログラマの提供を目的とす
る。

【０００７】

【課題を解決するための手段】本発明は、タイミング信
号によって指示される時間間隔の間に状態が変化する２
進出力信号であって各出力信号が個々の時間間隔の間に
アクティブまたは非アクティブ状態、即ち開始または終
了する２進出力信号を発生するプログラマであって、出
力信号の開始時間間隔を保持する開始記憶場所及び出力
信号の終了時間間隔を保持する終了記憶場所を有するメ
モリと、前記記憶場所内の値を読み出す読み出し手段
と、読み出し手段の動作を、状態変化の可能性が各時間
間隔の間に各出力信号に関して調べられるように決定す
る制御手段と、読み出された記憶場所の第一の配列が読
み出しの行なわれた時間間隔の第一の配列と同じ値を有
する場合に一致信号を発生するコンパレータ手段と、一
致信号を発生された記憶場所に対応する出力信号の状態
を変更するデコーダ手段とを含み、制御手段が、調べら
れている出力信号の状態を表わして当該信号が非アクテ
ィブであればその開始記憶場所の読み出しを、アクティ
ブであればその終了記憶場所の読み出しを惹起する指標
付け手段を含むことを特徴とする２進出力信号プログラ
マを提供する。

【０００８】このように本発明によれば、調べるべき状
況の数が半減、換言すれば性能因子の値が倍加し、その
結果時間間隔の所定の持続期間を維持することで出力信
号の数を倍加し得るか、出力信号の所定の数を維持する
ことで時間間隔の持続期間を半減し得るか、または読み
出しモードでのメモリの電力消費が読み出し動作の周波
数に比例するので、時間間隔の所定の持続期間及び出力
信号の所定の数を維持することによって電力消費を著し
く低減し得る。

【０００９】好ましくは、上記メモリの各記憶場所に識
別エリアと状態ビットとから成るアドレスが割り当てら
れており、一つの出力信号の開始記憶場所及び終了記憶
場所の識別エリアは同じ値を有し、状態ビットは当該出
力信号の非アクティブ状態及びアクティブ状態に対応す
る値をそれぞれ有する。制御手段は各時間間隔の間に各
出力信号に関してアドレスを発生するアドレスジェネレ
ータを含み、前記アドレスの識別エリアは当該出力信号
に対応し、また指標付け手段によって供給されるその状
態ビットは当該出力信号の状態を表わす。読み出し手段
は各アドレスに関連する記憶場所に収容された値を連続
的に読み出す。

【００１０】これは特に単純な構成例である。

【００１１】コンパレータ手段は一致信号を、先に述べ
た場合に加えて、読み出された記憶場所の第二の配列が
周期性値と呼称される所定の値を有する場合に発生す
る。

【００１２】タイミング信号は第一のカウンタによって
発生される。

【００１３】本発明によるプログラマの一構成例では、
上記メモリはランダムアクセスメモリであり、該プログ
ラマはこのメモリにデジタル値を書き込む書き込み手段
も含み、制御手段は書き込み手段または読み出し手段の
制御に適した制御信号を発生する。

【００１４】本発明のプログラマの更に別の特徴によれ
ば、制御手段はアドレスセレクタも含み、このアドレス
セレクタは制御信号が読み出し手段と書き込み手段との
いずれを制御するかによってメモリを、アドレスジェネ
レータによって発生された読み出しアドレスにか、また
は書き込みアドレスに設定する。

【００１５】そのために、制御手段はクロック信号を受
け取り、該クロック信号はアドレスジェネレータが具備
する第二のカウンタによって受け取られ、第二のカウン
タは該カウンタ自体の指示する値を有する第一の配列を
識別エリアとして発生する。

【００１６】制御手段は制御信号の値を、第二のカウン
タの第二の配列の値に従って決定し得る。

【００１７】クロック信号の周波数及び第二のカウンタ
の容量は、第二のカウンタが個々の時間間隔の間に１サ
イクルを完全に実行し得るように選択される。

【００１８】本発明のプログラマは、デコーダ手段がイ
ネーブリングレジスタを含み、このレジスタは該レジス
タのためのイネーブリング情報が存在する場合にのみ出
力信号を送出するという特徴も有する。

【００１９】

【実施例】本発明の様々な目的及び特徴は、添付図面を
参照して以下に説明する本発明の実施例からより詳細に
把握されるであろう。

【００２０】図１及び図２において、同じ構成要素には
いずれの図でも同じ参照符号が付してある。

【００２１】図１に示した本発明によるプログラマは、
所定の取り決めに従って時間間隔を規定するデジタルタ
イミング信号Ｒを受け取るように構成されている。この
プログラマは２値出力信号Ｓを発生する。

【００２２】図１のプログラマは、主に、様々な出力信
号Ｓに関連する情報を記憶するメモリ１と、メモリ１の
制御ユニット２と、メモリ１からの情報と時間間隔との
一致を検出するコンパレータ３と、コンパレータ３が出
力信号Ｓに関する情報を確認すると当該信号Ｓを発生ま
たは中断するデコーダ４とから成る。

【００２３】メモリ１は任意のタイプであり得る。メモ
リ１はリードオンリメモリ（ＲＯＭ）であっても、プロ
グラマブルリードオンリメモリ（ＰＲＯＭ）であっても
よい。図示の例では、メモリ１はランダムアクセスメモ
リ（ＲＡＭ）である。従ってメモリ１は、該メモリ１を
読み出しモードに設定する読み出し信号ＲＤと、書き込
みモードに設定する書き込み信号ＷＲとを受け取るよう
に構成されている。これらの信号ＲＤ及びＷＲは、後段
に詳述する制御信号Ｃを受け取るアナライザ５によって
発生される。

【００２４】メモリ１の記憶場所は各１個のアドレスに
よって識別される。図示の例では、アドレスの数は２ⁿ
個に設定されている。個々の記憶場所はｋビットのデジ
タル値を収容するように設計されている。メモリ１は、
ｎ本のライン上のアドレス信号Ａと、ｋ本のライン上の
入力データＤｉとを受け取り、かつ出力データＤｏをｋ
本のライン上へと発生するように構成されている。

【００２５】読み出しモードにおいてメモリ１は、アド
レス信号Ａによって識別される記憶場所に記憶されたデ
ジタル値を出力データＤｏとして発生する。書き込みモ
ードではメモリ１は、入力データＤｉを上記記憶場所に
書き込む。

【００２６】個々の出力信号に２個の記憶場所が関連
し、第一の記憶場所は出力信号の開始に対応し、第二の
記憶場所は出力信号の終了に対応する。以下の記述で
は、メモリ１の記憶場所は総て１個の出力信号に関連す
るものとする。この仮定は本発明の説明を簡明にするた
めに採用するもので、本発明を限定するものではなく、
本発明は、この仮定が当てはまらない場合にも実施し得
る。

【００２７】タイミング信号Ｒは連続する時間間隔を規
定し、これらの時間間隔はそれぞれ、一つの出力信号に
割り当てられた二つの記憶場所のうちの一方の内容と同
じ値を有する場合に当該信号の状態変化を惹起し得る。

【００２８】しかし、所与の出力信号に関してメモリ１
の、当該信号に関連する２個の記憶場所を両方とも調べ
る必要はない。信号がアクティブであれば信号の終了の
みが生起し得るので、対応する開始記憶場所の読み出し
に利点は無い。逆に、信号が非アクティブである場合は
信号の開始しか生起し得ないので、対応する終了記憶場
所を読み出しても無益である。即ち、個々の出力信号に
関して、信号の状態に応答する指標付け手段を用いて各
時間間隔の間当該信号が非アクティブである場合はその
開始記憶場所を参照し、アクティブである場合はその終
了記憶場所を参照すれば十分である。

【００２９】本発明の一特定例において、或る一つの出
力信号に関連する開始記憶場所には偶数のアドレスが割
り当てられ、同じ信号に関連する終了記憶場所には前記
偶数アドレスに隣接する次の奇数アドレスが割り当てら
れる。

【００３０】その結果２個の記憶場所は、各アドレスの
（ｎ−１）個の上位ビットから成る共通の識別エリアＺ
Ｉを有する。指標付け手段によって供給される、上記２
個のアドレスの最下位ビットもしくは状態ビットＢＥは
それぞれその値が０及び１のいずれであるかによって、
関連する記憶場所が開始記憶場所及び終了記憶場所のい
ずれであるかを指示する。次の出力信号は次の２個の記
憶場所に、上記と同じ原理の適用によって関連付けら
れ、以下同様の関連付けが行なわれる。

【００３１】そのために、メモリ１の制御ユニット２
は、ｎビットの読み出しアドレス信号Ａｒを発生するア
ドレスジェネレータを含む。このアドレスジェネレータ
は、アドレスの識別エリアＺＩを発生する第一の要素２
１と、この例ではアドレスの状態ビットＢＥを発生する
第二の要素２３の形態である指標付け手段とを有する。
第一の要素２１は好ましくは、クロック信号Ｃｋによっ
て増分されるカウンタである。第二の要素２３は、出力
信号のうちで第一の要素２１によって発生された識別エ
リアに対応するものを状態ビットＢＥとして選択する。
この信号が非アクティブである、即ちその値が０である
場合は開始記憶場所がアドレスされる。上記信号がアク
ティブである、即ちその値が１である場合は終了記憶場
所がアドレスされる。アドレスジェネレータの動作は、
後段でこのプログラマの全構成要素を説明し終えた時更
に明らかとなるであろう。

【００３２】制御ユニット２は、各時間間隔の間にメモ
リ１にデジタル値を書き込み得るようにも構成されてい
る。そのために、カウンタ２１の容量はアドレスの個数
を上回る。

【００３３】上記容量は、例えばカウンタ２１が（ｎ＋
１）ビットの出力を有するように２ⁿ＋２^n-1に設定する
ことができる。最上位ビット、換言すれば２ⁿ以上の値
を表わすビットを用いて制御信号Ｃが発生され、この信
号Ｃは値１の時書き込みモードを規定し、値０の時読み
出しモードを規定する。メモリ制御ユニット２はアドレ
ス信号Ａを発生するマルチプレクサ２２も含み、前記ア
ドレス信号Ａの値は制御信号Ｃが値０及び１のいずれを
有するかによって読み出しアドレス信号Ａｒの値に等し
いか、またはプログラマが受け取った書き込みアドレス
信号Ａｗの値に等しい。

【００３４】カウンタ２１の完全な１サイクルの間にメ
モリ１の半分の記憶場所が、最上位ビットＣ及び最下位
ビットＢＥ以外の全ビットを含むカウンタ２１の第一の
配列によって決定された当該記憶場所のアドレスを用い
て読み出しモードでアクセスされる。第二の配列に対応
する最上位ビットＣが１であれば、書き込みアドレス信
号Ａｗによって識別された記憶場所に入力データＤｉが
書き込まれる。この例では、読み出しアドレスの決定に
用いられる第一の配列と、書き込みの命令に用いられる
第二の配列とは別個のものである。これらの配列が共通
部分を有し得、更には同一の配列ですらあり得ることは
言うまでもない。クロック信号Ｃｋが周期的信号であ
り、一つの時間間隔の間にカウンタ２１の１サイクルが
正確に実行されるような周波数ｆ₁を有する場合、時間
間隔の２／３が読み出しに、残りの１／３が書き込みに
用いられる。

【００３５】上述のメモリ１の制御ユニット２は単なる
一例として示してあり、本発明は他の構成の制御ユニッ
トを排除するものでない。特に、時間間隔の間に書き込
みを行なう手段は本発明の機能に必ずしも必要でなく、
殊にメモリがリードオンリメモリであれば不要である。
時間間隔の間に、またはプログラマが出力信号Ｓを制御
するその機能を実行していない期間にメモリ１にデジタ
ル値を書き込む別の手段を設置することも可能である。

【００３６】本発明のプログラマは、ｋビットのタイミ
ング信号Ｒと、やはりｋビットであるメモリ１からの出
力データＤｏとを受け取るコンパレータ３も含む。第一
の態様においてコンパレータ３は、受け取った時間間隔
と出力データとが一致したならば一致信号Ｅを発生す
る。この場合コンパレータ３は単純な一致コンパレータ
である。比較されるべき値を複数の配列に細分してもよ
い。この場合、調査配列は前記値の全体を包含する。図
２に示した、第一の態様より複雑な態様では、コンパレ
ータ３は受け取った出力データＤｏと時間間隔とが部分
的に一致した場合、即ちこれらの値の一つの配列同士が
一致した場合に一致信号Ｅを発生する。図示例の場合、
上記値は１６ビットである（ｋ＝１６）。出力データＤ
ｏ及び時間間隔はいずれも、下位の１１ビットから成る
第一の配列（図中上方）と上位の５ビットから成る第二
の配列（図中下方）とから成る。この例では、第一の配
列同士が一致し、かつ周期性信号Ｐが存在する場合に一
致信号Ｅが発生される。周期性信号Ｐは、第二の配列同
士が一致する場合、または出力データＤｏの第二の配列
が周期性値と呼称される特定値を有する場合に周期性検
出器３１によって発生される。周期性検出器３１は５個
の“ＸＮＯＲ”ゲート３２を含み、これらのゲート３２
はそれぞれ出力データＤｏ及び時間間隔の第二の配列か
ら１ビットずつ受け取り、受け取ったビット同士が一致
すると“１”を出力する。５個のゲート３２の出力は第
一の“ＮＡＮＤ”ゲート３３の入力に与えられ、このゲ
ート３３は第二の配列同士が一致した場合に“０”を出
力する。周期性検出器３１は第二の“ＮＡＮＤ”ゲート
３４も含み、このゲート３４は出力データＤｏの第二の
配列の５ビットが総て“１”である場合、即ち周期性値
が５個の“１”ビットから成る場合にのみ“０”を出力
する。周期性信号Ｐは、２個の“ＮＡＮＤ”ゲート３３
及び３４の出力と接続された第三の“ＮＡＮＤ”ゲート
３５によって発生される。

【００３７】出力データ及び時間間隔の第一の配列同士
も上記と同様に比較され、即ち各配列のビットが“ＸＮ
ＯＲ”ゲート３２によって１個ずつ比較される。３個の
“ＮＡＮＤ”ゲート３６が前段のゲート３２の出力を幾
つかずつ受け取り、その際１個のゲート３６は周期性信
号Ｐも受け取る。第一の配列同士が一致し、かつ周期性
信号が存在する場合にのみ、３個の“ＮＡＮＤ”ゲート
３６の出力は総て“０”となる。こうして三つの“０”
出力が揃うと、“ＮＯＲ”ゲート３７は一致信号Ｅを発
生する。

【００３８】本発明にとって必須ではないが、タイミン
グ信号Ｒがカウンタから得られれば有利である。その場
合、カウンタはタイミングクロックによって増分され、
その第二の配列に周期性値を割り当てられた各記憶場所
に関する一致信号Ｅの発生を、周波数ｆ₂で機能するタ
イミングクロックの２¹¹個のパルスに対応する反復周期
で惹起する。有利には、周波数ｆ₂は制御ユニット２の
カウンタ２１の周波数ｆ₁を該カウンタ２１の容量で除
したものに等しくされる。

【００３９】上述のコンパレータ３、特に周期性値を用
いて繰り返し一致信号Ｅを発生する手段は一例として説
明したものであり、本発明を限定するものではない。

【００４０】本発明のプログラマの最後の構成要素であ
るデコーダ４を、図１を参照して以下に説明する。図１
に示したデコーダ４は、ｎ対２ⁿデコーダとして当業者
に公知であるデコーダ４１を含む。この例において、デ
コーダ入力は（ｎ−１）ビットの識別エリアＺＩを受け
取る。デコーダ４１は、識別エリアＺＩのあらゆる可能
な値に対応する２^n-1個の出力を有する。一致信号Ｅを
受け取ったデコーダ４１は、識別エリアＺＩの現在値に
よって識別された出力において切り替え信号Ｔを発生す
る。デコーダ４１の後段に、当業者が通常ＪＫレジスタ
と呼称する第一のレジスタ４２が接続されている。この
例で第一のレジスタ４２は、それぞれデコーダ４１の１
個の出力と接続された２^n-1個の入力と、これらの入力
に関連する２^n-1個の出力とを有する。レジスタ４２は
識別エリアＺＩの現在値によって識別されたその出力に
おいて、対応する入力に切り替え信号Ｔが与えられる度
にその状態が変化する能動化信号ＳＲを発生する。

【００４１】一変形例では、それぞれ１個の出力Ｓに関
連する２^n-1個のイネーブリングビットを保持する第二
のレジスタ４３が設置されており、このレジスタ４３に
上記能動化信号ＳＲが与えられる。レジスタ４３は、対
応するイネーブリングビットが“１”である場合に対応
する能動化信号ＳＲを、識別エリアＺＩの現在値によっ
て識別された出力信号Ｓとして再生する。

【００４２】第二のレジスタ４３は、各出力信号を個別
にイネーブルするのに有利に用いられ、従ってイネーブ
リングレジスタと呼称される。

【００４３】例えば、メモリ１への通電時、メモリ１が
記憶するデジタル値は不確定である。従って、出力信号
を該信号が確実にメモリ１に書き込まれた場合にのみイ
ネーブルにすることが賢明である。

【００４４】ここに説明したプログラマは、２ⁿ×ｋビ
ットワードのメモリを用いて２^n-1個の出力信号Ｓを、
２^kのステップを有するシーケンスで制御する。このプ
ログラマはまた、上記信号Ｓのうちの幾つかが同一シー
ケンス実行の間に周期的に制御されることを可能にす
る。

【００４５】図示例の指標付け手段２３は、２ⁿ対１エ
ンコーダまたはマルチプレクサとして当業者に公知であ
る装置の形態を有する。指標付け手段２３は総ての出力
信号Ｓを受け取って、識別エリアＺＩの現在値によって
識別された出力信号Ｓを状態ビットＢＥとして発生し、
この出力信号Ｓが非アクティブである場合、即ちその値
が０である場合はメモリ１を、該信号Ｓに対応する開始
記憶場所に切り替え、そうでない場合は終了記憶場所に
切り替える。

【図面の簡単な説明】

【図１】本発明による２進出力信号プログラマのブロッ
ク図である。

【図２】図１のプログラマのコンパレータ手段のブロッ
ク図である。

【符号の説明】

１メモリ２制御ユニット３コンパレータ４デコーダ５アナライザ２３指標付け手段

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G05B 19/02

Claims

(57)【特許請求の範囲】

【請求項１】タイミング信号によって指示される時間
間隔の間に状態が変化する２進出力信号であって各出力
信号が個々の時間間隔の間にアクティブまたは非アクテ
ィブ状態、即ち開始または終了する２進出力信号を発生
するプログラマであって、出力信号の開始時間間隔を保
持する開始記憶場所及び出力信号の終了時間間隔を保持
する終了記憶場所を有するメモリと、前記記憶場所内の
値を読み出す読み出し手段と、読み出し手段の動作を、
状態変化の可能性が各時間間隔の間に各出力信号に関し
て調べられるように決定する制御手段と、読み出された
記憶場所の第一の配列が読み出しの行なわれた時間間隔
の第一の配列と同じ値を有する場合に一致信号を発生す
るコンパレータ手段と、一致信号を発生された記憶場所
に対応する出力信号の状態を変更するデコーダ手段とを
含み、制御手段が、調べられている出力信号の状態を表
わして当該信号が非アクティブであればその開始記憶場
所の読み出しを、アクティブであればその終了記憶場所
の読み出しを惹起する指標付け手段を含むことを特徴と
する２進出力信号プログラマ。
【請求項２】メモリの各記憶場所に識別エリアと状態
ビットとから成るアドレスが割り当てられており、一つ
の出力信号の開始記憶場所及び終了記憶場所の識別エリ
アは同じ値を有し、前記両記憶場所の状態ビットは当該
出力信号の非アクティブ状態及びアクティブ状態に対応
する値をそれぞれ有し、制御手段は各時間間隔の間に各
出力信号に関してアドレスを発生するアドレスジェネレ
ータを含み、前記アドレスの識別エリアは当該出力信号
に対応し、また指標付け手段によって供給されるその状
態ビットは当該出力信号の状態を表わし、読み出し手段
は各アドレスに関連する記憶場所に収容された値を連続
的に読み出すことを特徴とする請求項１に記載のプログ
ラマ。
【請求項３】コンパレータ手段が一致信号を、読み出
された記憶場所の第二の配列が特定の周期性値を有する
場合に発生することを特徴とする請求項２に記載のプロ
グラマ。
【請求項４】タイミング信号が第一のカウンタによっ
て発生されることを特徴とする請求項２に記載のプログ
ラマ。
【請求項５】前記メモリに値を書き込む書き込み手段
を更に含み、前記メモリはランダムアクセスメモリであ
り、制御手段は書き込み手段または読み出し手段の制御
に適した制御信号を発生することを特徴とする請求項２
に記載のプログラマ。
【請求項６】制御手段がアドレスセレクタを更に含
み、このアドレスセレクタは制御信号が読み出し手段と
書き込み手段とのいずれを制御するかによって前記メモ
リを、前記アドレスジェネレータによって発生された読
み出しアドレス、または書き込みアドレスに設定するこ
とを特徴とする請求項５に記載のプログラマ。
【請求項７】制御手段がクロック信号を受け取り、該
クロック信号がアドレスジェネレータの具備する第二の
カウンタによって受け取られ、第二のカウンタは該カウ
ンタ自体の指示する値を有する第一の配列を識別エリア
として発生することを特徴とする請求項６に記載のプロ
グラマ。
【請求項８】制御手段が、制御信号の値を第二のカウ
ンタの第二の配列の値に従って決定するように構成され
ていることを特徴とする請求項７に記載のプログラマ。
【請求項９】クロック信号の周波数及び第二のカウン
タの容量が、第二のカウンタが個々の前記時間間隔の間
に１サイクルを完全に実行し得るように設定されている
ことを特徴とする請求項８に記載のプログラマ。
【請求項１０】デコーダ手段がイネーブリングレジス
タを含み、該レジスタは出力信号を、該信号に特有のイ
ネーブリング情報が存在する場合にのみ送出することを
特徴とする請求項１に記載のプログラマ。