JPH11133121A - シリアルパターン発生装置 - Google Patents

Abstract

(57)【要約】 【課題】 小容量のメモリ領域で長大なシリアルパター
ンを生成でき、かつ、低価格で実現できるシリアルパタ
ーン発生装置を提供する。 【解決手段】 メインシステムアドレス制御装置１が各
種信号をセカンドアドレス制御装置３へ供給し、これに
基づいてセカンドアドレス制御装置３がシリアルパター
ンアドレス制御メモリ用アドレス信号ＳＣＡＤＲ２を生
成する。これに基づいてシリアルパターンアドレス制御
メモリ１１が第１〜第３の制御信号ＣＮＴ１、ＣＮＴ
２、ＣＮＴ３をセカンドアドレス制御装置３へ供給し、
シリアルパターンアドレス制御メモリ１２がシリアルパ
ターン発生用ショートアドレス信号ＳＡＤＲ１を出力す
る。そして、アダーゲート１３がこのアドレス信号ＳＡ
ＤＲ１とデータ保持回路１４からのデータＢＡＤＲ１と
に基づいてシリアルパターン発生用アドレス信号ＡＤＲ
１をシリアルパターン用メモリ回路５へ出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラムされた
シリアルパターンを発生するシリアルパターン発生装置
に係り、特に、ＬＳＳＤ（レベル・センシティブ・スキ
ャン・デザイン）機能をもった集積回路等の測定に利用
することができるシリアルパターン発生装置に関する。

【０００２】

【従来の技術】図６は、従来のシリアルパターン発生装
置の構成例を示すブロック図である。この図において、
５１は、メインシステム５２内の所定のクロック信号Ｃ
Ｋ１に同期して、各メモリへの制御信号やアドレス信
号、クロック信号を生成するメインシステムアドレス制
御装置である。５３はカウンタ回路であり、上記クロッ
ク信号ＣＫ１に同期してメインシステムアドレス制御装
置５１から出力されるシリアル動作中信号ＳＭ１とシリ
アル動作スタートアドレス信号ＳＡＤＲ１とシリアル動
作クロック信号ＣＫ２とを受け、シリアル動作クロック
信号ＣＫ２に同期して、シリアル動作スタートアドレス
信号ＳＡＤＲ１をロードし、直ちにカウントアップを開
始する。５４はシリアルパターン用メモリ回路であり、
カウンタ回路５３からシリアル動作クロック信号ＣＫ２
に同期して出力されるシリアルパターンメモリ用アドレ
ス信号ＡＤＲ１に従い、事前にプログラムされたメモリ
の内容をシリアルパターン出力ＰＡＴ０〜ＰＡＴｎとし
て出力する。

【０００３】図７は、上記シリアルパターン発生装置の
更に詳細な構成を示すブロック図であり、特に、上記メ
インシステムアドレス制御装置５１の詳細を示したもの
である。以下、この図を参照してメインシステムアドレ
ス制御装置５１の具体的構成を詳細に説明する。尚、こ
の図においては、図６と同一部には同一符号を付してあ
る。

【０００４】図７において、６０は、論理積回路７４を
通し加えられる所定のクロック信号ＣＫ１に同期し、制
御メモリ７１、制御メモリ７２及び制御メモリ７３への
アドレス信号を生成するカウンタ回路である。ここに、
制御メモリ７１は、メインシステムプログラム中のシリ
アル動作をするか否かのデータを格納するメモリであ
り、制御メモリ７２は、シリアル動作開始アドレスを格
納するメモリであり、制御メモリ７３は、シリアル動作
を何回実行するかのデータを格納するメモリである。

【０００５】６１は、遅延回路８１により遅延されたク
ロック信号ＣＫ１に同期して、制御メモリ７３のデータ
を読み込み、制御メモリ７１からのシリアル動作信号に
より、カウントダウンを行うカウンタ回路である。６５
は、カウンタ回路６１の出力がすべて”０”になったか
否かを検出する検出回路である。７５は、遅延回路８２
により遅延されたクロック信号ＣＫ１と制御メモリ７１
の出力とを論理積演算し、シリアル動作クロック信号Ｃ
Ｋ２を出力するか否かを制御する論理積回路である。８
３は、制御メモリ７１の出力を遅延させる遅延回路であ
り、遅延させた制御メモリ７１の出力をシリアル動作中
信号ＳＭ１としてカウンタ５３ａへ出力する。ここに、
カウンタ５３ａは、カウンタ回路５３（図６の前記カウ
ンタ回路５３に同じ）を構成するカウンタである。尚、
５４は図６と同じくシリアルパターン用メモリ回路であ
る。

【０００６】図８は、予めメインシステムアドレス制御
装置５１及びシリアルパターン用メモリ回路５４に書き
込まれるプログラムの一例を示す図である。又、図９
は、メインシステムアドレス制御装置５１にクロック信
号ＣＫ１が入力された場合の各部の信号の様子を示すタ
イミングチャートである。以下に、これらの図に沿って
図６及び図７に示した従来のシリアルパターン発生装置
の動作について説明する。

【０００７】まず、ＡＮＤ回路７４を通してメインシス
テムアドレス制御装置５１が有するカウンタ回路６０に
クロック信号ＣＫ１を入力する。すると、カウンタ回路
６０は、当該クロック信号ＣＫ１に対応したタイミング
でアドレス信号を発生し、これを制御メモリ７１、制御
メモリ７２及び制御メモリ７３へ供給する。

【０００８】このアドレス信号により、制御メモリ７
１、制御メモリ７２及び制御メモリ７３は、各々、書き
込まれているプログラムの処理を順次実行する。そし
て、このプログラム処理中のシリアル動作処理点（ここ
では、図８中のメインプログラムアドレス２番地と４番
地）に来ると、制御メモリ７１はシリアル動作データ
（ここでは“１”）を出力する。

【０００９】制御メモリ７１の出力が“１”となること
により、ＡＮＤ回路７５が活性化状態となる。これによ
り、遅延回路８２によって遅延されたクロック信号ＣＫ
１がシリアル動作クロック信号ＣＫ２としてカウンタ回
路５３へ供給される。又、このとき同時に、制御メモリ
７１からの出力は、遅延回路８３を介してシリアル動作
中信号ＳＭ１として、カウンタ回路５３とカウンタ回路
６１へ供給される。

【００１０】さらに、シリアル動作処理点では、制御メ
モリ７２もシリアル動作開始アドレス（図８中、メイン
プログラムアドレス２番地の“スタートアドレス０番
地”及び４番地の“スタートアドレス１００番地”）を
カウンタ回路５３へ供給する。一方、制御メモリ７３
は、シリアル動作を何回実行するかのデータ（図８中、
メインプログラムアドレス２番地の“カウント１３回”
及び４番地の“カウント１４回”）をカウンタ回路６１
に出力する。これに対し、カウンタ回路６１は、遅延回
路８１により遅延されたクロック信号ＣＫ１に同期して
制御メモリ７３からのデータを取り込み、制御メモリ７
１の出力が遅延回路８３を介して遅延されたシリアル動
作中信号ＳＭ１によってカウントダウンを行い、そのカ
ウント値を検出回路６５へ供給する。

【００１１】その後、検出回路６５は、カウンタ回路６
１の出力がすべて“０”になると“１”をＡＮＤ回路７
４へ出力し、それ以外の時は“０”をＡＮＤ回路７４へ
出力する。すなわち、カウンタ回路６１の出力がすべて
“０”の時には、検出回路６５の出力が“１”となるこ
とによってＡＮＤ回路７４が活性化状態となり、これ以
外の時には、検出回路６５の出力が“０”となることに
よってＡＮＤ回路７４が不活性化状態となる。

【００１２】従って、シリアル動作処理点（図８中のメ
インプログラムアドレス２番地）で制御メモリ７３の出
力データ（ここでは１３回）がカウンタ回路６１に読み
込まれると、ＡＮＤ回路７４は不活性化状態になる。こ
れにより、クロック信号ＣＫ１がカウンタ回路６０に供
給されなくなり、カウンタ回路６０の出力アドレスが２
番地に固定される。

【００１３】逆に、カウンタ回路６１でのカウントダウ
ンが進行し、その出力がすべて“０”となると、ＡＮＤ
７４は活性化状態になる。これにより、クロック信号Ｃ
Ｋ１がカウンタ回路６０に供給されるようになり、カウ
ンタ回路６０でのカウントアップが再会され、順次カウ
ントアップされるアドレス信号が出力されるようにな
る。

【００１４】カウンタ回路５３（カウンタ５３ａ）は、
ここでは、最初ロードモード状態（カウンタにデータを
取り込む状態）にあり、上述したメインシステム５２内
のメインシステムアドレス制御装置５１より供給される
シリアル動作開始アドレス信号ＳＡＤＲ１をシリアル動
作クロック信号ＣＫ２に同期してロードする。そして、
シリアル動作中信号ＳＭ１が入力されると（ここでは
“１”）、シリアル動作クロック信号ＣＫ２に従ってカ
ウントアップを行い、そのカウント値出力をアドレス信
号ＡＤＲ１として、シリアルパターン用メモリ回路５４
へ供給する。

【００１５】シリアルパターン用メモリ回路５４は、こ
のようにして供給されるアドレス信号ＡＤＲ１に従い、
図９に示すように、予めプログラムされたメモリの内容
をシリアルパターン出力ＰＡＴ０〜ＰＡＴｎとして出力
する。

【００１６】以上のメインシステムアドレス制御装置５
１は一例であるが、現存のシリアルパターン発生装置を
持つメインシステムにおけるアドレス制御回路も一般的
に上記同様のものと考えてよい。尚、上記従来技術の詳
細は、例えば特開平３−２４３８７４号公報（テストレ
ート可変型シリアルパターン発生器）等で説明されてい
る。

【００１７】

【発明が解決しようとする課題】ところで、上述した従
来のシリアルパターン発生装置においては、メインシス
テムアドレス制御装置５１からシリアル動作中信号ＳＭ
１とシリアル動作スタートアドレス信号ＳＡＤＲ１とシ
リアル動作クロック信号ＣＫ２とを出力し、これらの出
力に従い、カウンタ回路５３でシリアル動作クロック信
号ＣＫ２に同期してスタートアドレスロードとカウント
アップのみを行い、そのカウント値のシリアルパターン
メモリ用アドレス信号ＡＤＲ１を生成している。そし
て、そのアドレス信号を受けたシリアルパターン用メモ
リ回路５４がシリアルパターンを出力することとしてい
る。

【００１８】すなわち、従来のシリアルパターン発生装
置においては、シリアルパターン発生装置のアドレスを
カウントアップするのみでループ等の制御しないため、
長大なシリアルパターンの発生のためには、大容量のメ
モリ領域を必要とするという問題点を有していた。

【００１９】又、大容量のメモリ領域を確保するため、
通例、シリアルパターン発生装置は、その特性（常にシ
リアルなアクセスをメモリに対して行う特性）を活か
し、低速、大容量のメモリデバイス（例えば、ＤＲＡ
Ｍ）を使用することが多かった。

【００２０】しかし、アクセス時間の長い低速、大容量
メモリデバイスによって大容量のメモリ領域を確保する
こととすると、テストパターンのロード時間が長くな
り、デバイス測定の歩留りにも影響をおよぼすという問
題があった。

【００２１】本発明は、このような背景の下になされた
もので、容量の少ないメモリ領域で長大なシリアルパタ
ーンを生成することができると共に、アドレス制御メモ
リの規模の拡大を防いで低価格で実現することができる
シリアルパターン発生装置を提供することを目的とす
る。

【００２２】

【課題を解決するための手段】請求項１記載の発明は、
メインシステムの所定のクロックである第１のクロック
に同期して当該メインシステムとシリアルパターン発生
装置とを制御するとともにシリアル動作中同期クロック
信号を生成する第１のアドレス制御手段と、前記第１の
アドレス制御手段が生成するシリアルパターンアドレス
制御メモリ用スタートアドレス信号とシリアルパターン
発生動作中信号と前記シリアル動作中同期クロック信号
とに基づいてセカンドアドレス信号を生成する第２のア
ドレス制御手段と、予めプログラムされた第１ないし第
３の制御信号の各々を次段のアドレス制御を行うために
前記セカンドアドレス信号に基づき前記第２のアドレス
制御手段に供給する第１のシリアルパターンアドレス制
御メモリ手段と、前記セカンドアドレス信号が供給され
てシリアルパターン発生用ショートアドレス信号を出力
する第２のシリアルパターンアドレス制御メモリ手段
と、予め設定された演算データを保持し出力するデータ
保持手段と、前記シリアルパターン発生用ショートアド
レス信号と前記演算データとを用いて演算処理を行い、
その演算処理結果に基づいてシリアルパターン発生用ア
ドレス信号を出力する演算手段と、予めプログラムされ
たシリアルパターンを前記シリアルパターン発生用アド
レス信号に基づいて出力する第１のシリアルパターン発
生手段とを具備することを特徴としている。

【００２３】請求項２記載の発明は、請求項１記載のシ
リアルパターン発生装置において、前記第２のアドレス
制御手段は、前記メインシステムが有する前記第１のア
ドレス制御手段が出力する前記シリアルパターンアドレ
ス制御メモリ用スタートアドレス信号と前記第１のシリ
アルパターンアドレス制御メモリ手段が出力する前記第
３の制御信号とを前記シリアルパターン発生動作中信号
に基づいて切り換える切換手段と、前記メインシステム
の前記第１のアドレス制御手段が出力するシリアル動作
中同期クロック信号に同期してロードまたはカウントア
ップ動作を行うカウンタ手段と、前記第１のシリアルパ
ターンアドレス制御メモリ手段が出力する前記第１の制
御信号に基づいて次段のアドレス制御信号と前記第１の
アドレス制御手段が出力するシリアル動作終了信号とを
解読する解読手段と、前記解読手段が出力するループ処
理スタート信号とループ処理エンド信号と前記第１のシ
リアルパターンアドレス制御メモリ手段が出力する前記
第２の制御信号とに基づいてループ制御処理を行うルー
プ制御手段とからなることを特徴としている。

【００２４】請求項３記載の発明は、請求項１又は２記
載のシリアルパターン発生装置において、前記第２のシ
リアルパターンアドレス制御メモリ手段は、前記演算デ
ータとともに前記演算手段によって用いられて前記第１
のシリアルパターン発生手段が実動作する時の前記シリ
アルパターン発生用アドレス信号を生成することとなる
アドレス信号を前記シリアルパターン発生用ショートア
ドレス信号として格納するメモリ手段からなり、前記第
１のシリアルパターンアドレス制御メモリ手段は、前記
第１の制御信号を格納する第１のメモリ手段と前記第２
の制御信号を格納する第２のメモリ手段と前記第３の制
御信号を格納する第３のメモリ手段とを有し、前記第１
のシリアルパターンアドレス制御メモリ手段が、前記第
１ないし第３の制御信号の各々によって前記第２のアド
レス制御手段を制御するとともに前記第２のシリアルパ
ターンアドレス制御メモリ手段に供給する次段のアドレ
ス信号を生成し、前記アドレス信号を入力した前記第１
のシリアルパターンアドレス制御メモリ手段が、再度前
記第１ないし第３の制御信号の各々を前記第２のアドレ
ス制御手段に出力し、前記演算手段が、前記第２のシリ
アルパターンアドレス制御メモリ手段が出力した前記シ
リアルパターン発生用ショートアドレス信号と前記演算
データとを用いて演算処理を行い、その演算処理結果を
前記第１のシリアルパターン発生手段の実動作アドレス
信号として出力する動作を、前記第１のアドレス制御手
段がシリアル動作終了信号を出力するまで繰り返すこと
を特徴としている。

【００２５】請求項４記載の発明は、請求項１ないし３
の何れかに記載のシリアルパターン発生装置において、
前記第２のシリアルパターンアドレス制御メモリ手段
は、前記第１のシリアルパターン発生手段の全アドレス
をアクセスのに必要なアドレスビット数よりも少ないビ
ット数のシリアルパターン発生用ショートアドレス信号
を出力し、前記データ保持手段は、前記シリアルパター
ン発生用ショートアドレス信号とともに前記演算手段に
よって用いられて前記第１のシリアルパターン発生手段
の全アドレスをアクセスのに必要なアドレスビット数の
シリアルパターン発生用アドレス信号を生成することと
なる演算データを前記演算データとして保持し出力する
ことを特徴としている。

【００２６】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。図１は、本発明の一実施
形態によるシリアルパターン発生装置の構成例を示すブ
ロック図である。図２及び図３は、各々、同シリアルパ
ターン発生装置の詳細構成例を示すブロック図であり、
図１と同一部には同一の符号を付してある。

【００２７】これら図１〜図３において、ＣＫ１は、メ
インシステムアドレス制御装置１に対して動作タイミン
グを与えるクロック信号である。メインシステムアドレ
ス制御装置１は、メインシステム２内の各部（メモリ，
レジスタ等）の動作や後述するシリアルパターン発生手
段（図中の符号５）等の周辺装置との信号受け渡し処理
を、事前にプログラムされた内容により、クロック信号
ＣＫ１に従って制御する（但し、本実施形態では、シリ
アルパターン発生に関する制御のみを示すにとどめ
る。）。尚、このメインシステムアドレス制御装置１
は、本実施形態におけるシリアルパターン発生制御を説
明するために例示する一つの例に過ぎず、現存のシリア
ルパターン発生手段をもつメインシステムにおけるアド
レス制御手段を応用して本発明を実施することとしても
よい。

【００２８】３はセカンドアドレス制御装置であり、シ
リアルパターンアドレス制御メモリ１１、１２に供給す
るアドレス信号ＳＣＡＤＲ２を生成すると共に、シリア
ルパターンアドレス制御メモリ１１の出力信号によりシ
リアルパターン発生に有効な制御処理を行う（詳細は後
述）。このセカンドアドレス制御装置３は、例えば、ル
ープ制御処理を行うループ制御手段を含んでいる。本実
施形態では、図２及び図３中の符号４で示すループ制御
回路がこれに当たる。

【００２９】ループ制御処理を行うループ制御回路４
は、一般的にソフトウェア処理やＣＰＵ（中央処理装
置）等に用いられるループ処理をハードウェアにより実
現する手段である。尚、特に図３において、このループ
制御回路４の具体的構成例が示してある。

【００３０】図１〜図３において、シリアルパターンア
ドレス制御メモリ１１、１２は、シリアルパターンアド
レスを制御するデータを格納する記憶手段である。これ
らのうち、シリアルパターンアドレス制御メモリ１１
は、セカンドアドレス制御装置３より供給されるアドレ
ス信号ＳＣＡＤＲ２に従い、事前にプログラムされた次
段アドレス制御信号をセカンドアドレス制御装置３へ供
給する。一方、シリアルパターンアドレス制御メモリ１
２は、セカンドアドレス制御装置３より供給されるアド
レス信号ＳＣＡＤＲ２に従い、シリアルパターン発生用
ショートアドレス信号ＳＡＤＲ１をアダーゲート１３へ
供給する。

【００３１】ここで、シリアルパターンアドレス制御メ
モリ１１は、図２及び図３に示すように、第１の制御信
号を格納する制御信号メモリ２１と、第２の制御信号を
格納する制御信号メモリ２２と、第３の制御信号を格納
する制御信号メモリ２３とを有しており、第３の制御信
号を格納する制御メモリ手段２３が、第３の制御信号Ｃ
ＮＴ３として、次段アドレスデータをセカンドアドレス
制御装置３に出力する。この第３の制御信号ＣＮＴ３
は、メインシステムアドレス制御装置１が生成するシリ
アルパターンアドレス制御メモリ用スタートアドレス信
号ＳＣＡＤＲ１と共に、セカンドアドレス制御装置３内
の切換回路１０に供給される。

【００３２】切換回路１０は、メインシステムアドレス
制御装置１から供給されるシリアルパターン動作中信号
ＳＭ１に基づき、シリアルパターンアドレス制御メモリ
用スタートアドレス信号ＳＣＡＤＲ１と、上記第３の制
御信号ＣＮＴ３として供給された次段アドレスデータの
いずれかに出力を切り換える。切換回路１０は、この出
力をメインシステムアドレス制御装置１からのシリアル
動作中同期クロック信号ＣＫ２に同期して、ロードまた
はカウントアップ動作を行うカウンタ回路３１へ供給す
る。ここに、カウンタ回路３１は、通常はロード状態と
なっているが、ループ制御処理を行うループ制御回路４
の出力によりカウントアップ動作を行うカウンタ手段で
ある。

【００３３】第１の制御信号を格納する制御信号メモリ
２１は、第１の制御信号ＣＮＴ１として、次段のアドレ
ス制御とシリアル動作終了を指示する信号を、セカンド
アドレス制御装置３の解読回路２０に供給する。

【００３４】解読回路２０は、シリアルパターン動作中
信号ＳＭ１により活性化状態となって第１の制御信号Ｃ
ＮＴ１を解読し、ループ処理スタート信号ＬＳ１とルー
プ処理エンド信号ＬＥ１とシリアル動作終了信号ＳＥＮ
Ｄ１とを生成する。これらの信号は、ループ処理スター
ト信号ＬＳ１とループ処理エンド信号ＬＥ１がループ制
御処理を行うループ制御回路４へ供給され、シリアル動
作終了信号ＳＥＮＤ１がメインシステムアドレス制御装
置１へ供給される。

【００３５】第２の制御信号を格納する制御信号メモリ
２２は、第２の制御信号ＣＮＴ２として、ループ処理を
何回実行するかの回数データをセカンドアドレス制御装
置３内のループ制御処理を行うループ制御回路４に供給
する。

【００３６】ループ制御回路４は、ループ処理スタート
信号ＬＳ１をクロック信号として動作するラッチ１５に
よって第２の制御信号ＣＮＴ２を保持し、その出力を一
致検出回路１６の一方の端子へ供給する（特に図３参
照）。ここに、ラッチ１５は、複数のＤフリップフロッ
プを持つラッチゲート（または、論理的にＤフリップフ
ロップと等価動作をする回路）によって構成されている
ラッチである。又、ループ制御回路４は、ループ処理エ
ンド信号ＬＥ１をクロック信号として動作するカウンタ
回路３２を有している。このカウンタ回路３２は、ここ
では通常カウントアップ状態にあり、ループ処理エンド
信号ＬＥ１がクロック信号として入力されるとカウント
アップ動作を実行し、その出力を一致検出回路１６の他
方の端子へ供給する。

【００３７】一致検出回路１６は、上述のラッチ１５の
出力とカウンタ回路３２の出力信号の一致を検出する手
段である。この一致検出回路１６は、シリアルパターン
動作中信号ＳＭ１により活性化状態となり、ラッチ１５
の出力とカウンタ回路３２の出力信号の２つの出力が同
一であるか否かを比較し、同一である場合には、“１”
の信号（Ｈレベル信号）をカウンタ回路３１とフリップ
フロップ２９（図中の“２９：ＦＦ”）へ供給する。

【００３８】カウンタ回路３１は、一致検出回路１６か
ら供給された“１”の信号によりカウントアップ状態と
なり、シリアル動作中同期クロック信号ＣＫ２に同期し
て、現在保持しているデータをカウントアップする。同
時に、フリップフロップ２９は、シリアル動作中同期ク
ロック信号ＣＫ２に同期して、一致検出回路１６の出力
である“１”の信号を取り込み、その出力を同じく
“１”の信号にしてカウンタ回路３２のリセット端子へ
供給する。これにより、カウンタ回路３２はリセット状
態となってデータがクリアされ、その出力信号がラッチ
１５の出力と同一でなくなり、一致検出回路１６の出力
が“０”の信号（Ｌｏｗレベル信号）になる。

【００３９】そして、この“０”の信号により、カウン
タ回路３１は通常状態であるロード状態に戻る。又、フ
リップフロップ２９は、シリアル動作中同期クロック信
号ＣＫ２に同期して“０”の信号を取り込み、その出力
を同じく“０”の信号にし、カウンタ回路３２のリセッ
ト端子へ供給する。これにより、カウンタ回路３２は、
通常状態であるカウントアップ状態へと戻る。

【００４０】一方、切換回路１０は、セレクタゲート
（または、論理的にセレクタゲートと等価動作をする回
路）等によって構成されている。本実施形態では、この
切換回路１０は、シリアル動作中信号ＳＭ１が“０”の
時にシリアルパターンアドレス制御メモリ用スタートア
ドレス信号ＳＣＡＤＲ１を出力し、シリアル動作中信号
ＳＭ１が“１”の時に第３の制御信号ＣＮＴ３を出力す
る。

【００４１】又、カウンタ回路３１は、ロードおよびカ
ウントアップ機能を持ったカウンタゲート（または、論
理的にロードおよびカウントアップ機能を持ったカウン
タゲートと等価動作をする回路）等によって構成されて
おり、解読回路２０は、イネーブル端子（ゲート出力を
活性化または不活性化制御する端子）を持ったデコード
ゲート（または、論理的にイネーブル端子を持ったデコ
ードゲートと等価動作をする回路）等によって構成され
ている。

【００４２】尚、本実形態では、便宜上、第１の制御信
号ＣＮＴ１を１ビットで図示しているが、これは実際に
は複数のビットにより構成されており、そのデータを解
読することによって、ループ処理スタート信号ＬＳ１や
ループ処理エンド信号ＬＥ１、或いはシリアル動作終了
信号ＳＥＮＤ１を生成する。例えば、第１の制御信号Ｃ
ＮＴ１が２ビットで構成されているとすると、生成され
るデータは次のようになる。 ＣＮＴ１＝０，０ → 制御なし。 ＣＮＴ１＝０，１ → ループ処理スタート信号ＬＳ１
を“１”にする。 ＣＮＴ１＝１，０ → ループ処理エンド信号ＬＥ１を
“１”にする。 ＣＮＴ１＝１，１ → シリアル動作終了ＳＥＮＤ１を
“１”にする。

【００４３】一方、シリアルパターンアドレス制御メモ
リ１１内の第１の制御信号を格納する制御信号メモリ２
１、第２の制御信号を格納する制御信号メモリ２２及び
第３の制御信号を格納する制御信号メモリ２３並びにシ
リアルパターンアドレス制御メモリ１２は、ＲＡＭ（ラ
ンダム・アクセス・メモリ）やメモリ内蔵のゲートアレ
イ等のメモリデバイスによって構成される。

【００４４】尚、本実施形態では、便宜上、第１の制御
信号ＣＮＴ１、第２の制御信号ＣＮＴ２、第３の制御信
号ＣＮＴ３、シリアルパターン用アドレス信号ＡＤＲ１
も１ビットで図示しているが、これらは実際には複数の
ビットにより構成される。従って、そのビット長やメモ
リ容量等に関しては、それぞれが有効に作用する値を設
定することができる。このことは、カウンタ回路３０〜
３２、切換回路１０、ラッチ１５、一致検出回路１６に
ついても同様である。

【００４５】図１〜図３において、５はシリアルパター
ン用メモリ回路であり、後述するアダーゲート１３から
供給されるシリアルパターンメモリ用アドレス信号ＡＤ
Ｒ１に従い、事前にプログラムされたメモリの内容をシ
リアルパターン出力ＰＡＴ０〜ＰＡＴｎとして出力す
る。このシリアルパターン用メモリ回路５は、ＲＡＭ
（ランダム・アクセス・メモリ）等のメモリデバイス等
によって構成されている。

【００４６】又、図３において、２５、２６は制御メモ
リであり、ＲＡＭ（ランダム・アクセス・メモリ）又は
メモリ内蔵のゲートアレイ等のメモリデバイスによって
構成されている。２８はリセット機能を持つＤフリップ
フロップ（または、論理的にリセット機能を持つＤフリ
ップフロップと等価動作をする回路）である。尚、上記
フリップフロップ２９もＤフリップフロップ（または、
論理的にＤフリップフロップと等価動作をする回路）で
ある。

【００４７】カウンタ回路３０は、ロードおよびカウン
トアップ機能を持ったカウンタゲート（または、論理的
にロードおよびカウントアップ機能を持ったカウンタゲ
ートと等価動作をする回路）によって構成されている。
カウンタ回路３２は、リセット機能とカウントアップ機
能を持ったカウンタゲート（または、論理的にリセット
機能とカウントアップ機能を持ったカウンタゲートと等
価動作をする回路）によって構成されている。

【００４８】３４、３５はＡＮＤ回路（または、論理的
にＡＮＤゲートと等価動作をする回路）である。３７、
３８及び３９は遅延回路であり、遅延線（または、時間
的な遅延作用を有する物質、この場合、この作用を有す
れば物質は問わない）によって構成されている。

【００４９】上述したＡＮＤ回路３４とフリップフロッ
プ２８は切換手段を構成している。又、ＡＮＤ回路３
５、フリップフロップ２８及び遅延回路３８によっても
切換手段が構成されている。

【００５０】一方、図１〜３における１３は、シリアル
パターンアドレス制御メモリ１２とデータ保持回路１４
から供給されるデータを用いて演算処理を行い、その結
果に基づいてシリアルパターン発生用アドレス信号ＡＤ
Ｒ１をシリアルパターン用メモリ回路５へ出力するアダ
ーゲートである。このアダーゲート１３は、複数ビット
の演算を行う論理ゲート（または、論理的にこれと等価
動作をする回路）によって構成されている。

【００５１】又、データ保持回路１４は、図示せぬＣＰ
Ｕから供給されるデータを保持するデータ保持回路であ
り、保持しているデータをアダーゲート１３へ出力す
る。このデータ保持回路１４は、複数のＤフリップフロ
ップを持つラッチゲート（または、論理的にＤフリップ
フロップと等価動作をする回路）によって構成されてい
る。

【００５２】尚、図１〜図３では図示を省略するが、本
実施形態によるシリアルパターン発生装置は、各図に示
す回路全体を制御する制御部を有している。この制御部
は、ＣＰＵ（中央処理装置）やＲＯＭ（リード・オンリ
・メモリ）、ＲＡＭ（ランダム・アクセス・メモリ）お
よびその周辺回路から構成され、クロック信号ＣＫ１の
生成やシリアルパターン用メモリ回路５等へのプログラ
ムの書き込み、カウンタ回路３０等の初期化処理等を行
う。

【００５３】次に、上記構成によるシリアルパターン発
生装置の動作を説明する。本シリアルパターン発生装置
にプログラムするプログラム例を図４に示す。ここで
は、この図４に示すプログラムに従って動作する場合を
例として説明を行う。又、その動作の様子（各部の信
号）を図５のタイミングチャートに示す。尚、以下の動
作説明では上記図１〜図３も併せて参照するが、特に、
図３の詳細構成を参照して回路動作が具体的に把握でき
るように説明することとする。

【００５４】本シリアルパターン発生装置に電源が投入
されると、まず、図示せぬ制御部がメインシステムアド
レス制御装置１内のフリップフロップ２８とセカンドア
ドレス制御装置３内のカウンタ回路３２をリセットす
る。これにより、カウンタ回路３２は、その出力をすべ
て”０”にし、フリップフロップ２８の負論理出力＊Ｑ
は“１”になり、正論理出力Ｑは“０”になる。

【００５５】フリップフロップ２８の負論理出力＊Ｑが
“１”になると、ＡＮＤ回路３４が活性化状態となり、
その他方の端子に入力される信号変化がそのままカウン
タ回路３０へ出力できるようになる。一方、フリップフ
ロップ２８の正論理出力Ｑが“０”になると、ＡＮＤ回
路３５が不活性化状態となり、その他方の端子に入力さ
れる信号変化を出力できなくなる。

【００５６】また、フリップフロップ２８の正論理出力
Ｑ（“０”）は、遅延回路３９を介してセカンドアドレ
ス制御装置３に供給される。すると、セカンドアドレス
制御装置３内においては、この遅延回路３９を介した正
論理出力Ｑ（“０”）が切換回路１０、一致検出回路１
６及び解読回路２０に対して供給される。

【００５７】これにより、切換回路１０は、メインシス
テムアドレス制御装置１から供給されるシリアルパター
ンアドレス制御メモリ用スタートアドレス信号ＳＣＡＤ
Ｒ１を選び、その出力をカウンタ回路３１へ供給する。
さらに、一致検出回路１６と解読回路２０は、双方とも
不活性化状態となる（以下、この状態を「通常動作状
態」と称する。）。

【００５８】次に、制御部は、メインシステム２内のメ
インシステムアドレス制御装置１、制御メモリ２５及び
２６、シリアルパターンアドレス制御メモリ１１内の制
御信号メモリ２１〜２３、シリアルパターンアドレス制
御メモリ１２並びにシリアルパターン用メモリ回路５に
プログラムを書き込む。ここで、書き込むプログラムは
図４に示すプログラムであるとする。

【００５９】またこのとき、制御部は、カウンタ回路３
０、ラッチ１５及びデータ保持回路１４に初期値を設定
する。本実施形態では、一例として、カウンタ回路３０
にはすべてのビットに“０”を設定し、ラッチ１５には
すべてのビットに“１”を設定し、データ保持回路１４
には“１００”を設定するものとする。

【００６０】上述のリセット動作、プログラムの書き込
み及び初期値設定が終了した後、制御部からクロック信
号ＣＫ１が供給されると、該クロック信号ＣＫ１は、活
性化状態となっているＡＮＤ回路３４を介して、そのま
まカウンタ回路３０に入力される。

【００６１】これにより、カウンタ回路３０は、図５に
示すようにカウントアップ動作を開始し、その出力を制
御メモリ２５、２６へアドレス信号として供給する。こ
こで、制御メモリ２５には、メインシステムプログラム
中のシリアル動作をするか否かのデータが格納されてお
り、制御メモリ２６には、シリアル動作開始アドレスが
格納されている。

【００６２】このようにカウンタ回路３０からクロック
信号ＣＫ１が示すタイミングで出力されたアドレス信号
により、制御メモリ２５、２６は、順次プログラムの処
理を行う。そして、シリアル動作処理点（ここでは、図
４のメインプログラムアドレス２番地と４番地）に来る
と、制御メモリ２５は、出力にシリアル動作スタート信
号（Ｈｉレベル信号。すなわち“１”）を出力する。

【００６３】すると、このシリアル動作スタート信号
(“１”）は、フリップフロップ２８により、遅延回路
３７を介して所定の遅延を受けつつ供給されるクロック
信号ＣＫ１に同期して取り込まれる。これにより、フリ
ップフロップ２８の負論理出力＊Ｑは“０”になり、正
論理出力Ｑは“１”になる。

【００６４】フリップフロップ２８の負論理出力＊Ｑが
“０”になると、ＡＮＤ回路３４は不活性化状態とな
り、その他方の端子に入力されるクロック信号ＣＫ１が
カウンタ回路３０へ供給されなくなる。一方、フリップ
フロップ２８の正論理出力Ｑが“１”になると、ＡＮＤ
回路３５は活性化状態となり、その他方の端子に入力さ
れる信号変化をそのまま出力できるようになる。

【００６５】ここで、カウント回路３０は、クロック信
号ＣＫ１が供給されないため、図５に示すように、最初
のシリアル動作スタート番地（この場合、図４のメイン
プログラムアドレス２番地）で停止した状態になる。

【００６６】一方、ＡＮＤ回路３５は活性化状態とな
り、遅延回路３８により遅延されたクロック信号ＣＫ１
をシリアル動作クロック信号ＣＫ２として出力し、セカ
ンドアドレス制御装置３内のカウンタ回路３１とフリッ
プフロップ２９へ供給する。

【００６７】また同時に、フリップフロップ２８の
“１”となっている正論理出力Ｑは、遅延回路３９を介
して所定の遅延を受けた後、シリアル動作中信号ＳＭ１
として、セカンドアドレス制御装置３内の解読回路２０
と一致検出回路１６に供給される。これにより、解読回
路２０と一致検出回路１６は活性化状態となる（以下、
この状態を「シリアルパターン発生動作状態」と称す
る。）。

【００６８】ところで、セカンドアドレス制御装置３内
の切換回路１０は、上述したように、シリアルパターン
動作中信号ＳＭ１により、シリアルパターンアドレス制
御メモリ用スタートアドレス信号ＳＣＡＤＲ１と第３の
制御信号ＣＮＴ３として供給された次段アドレスデータ
とを切換える切換回路である。本実施形態では、この切
換回路１０は、シリアル動作中信号ＳＭ１が“０”の時
にシリアルパターンアドレス制御メモリ用スタートアド
レス信号ＳＣＡＤＲ１を選択して出力し、シリアル動作
中信号ＳＭ１が“１”の時に第３の制御信号ＣＮＴ３を
選択して出力するように構成されているものとする。こ
の出力は後段のカウンタ回路３１へ供給される。

【００６９】また、セカンドアドレス制御装置３内のカ
ウンタ回路３１は、上述したように、ロードおよびカウ
ントアップ機能を持ったカウンタ回路である。本実施形
態では、このカウンタ回路３１は、通常ロード動作状態
（所定クロックの立ち上がりにより、入力端子に入力さ
れたデータをカウンタ内に書き込む動作状態）となって
いるように構成されているものとする。

【００７０】ここで、図５において、シリアル動作クロ
ック信号ＣＫ２の最初の立ち上がり点とシリアル動作信
号ＳＭ１の最初の立ち上がり点とに注目すると、シリア
ル動作クロック信号ＣＫ２の最初の立ち上がり点の方が
シリアル動作信号ＳＭ１の最初の立ち上がり点より早く
なっている。すなわち、シリアル動作クロック信号ＣＫ
２の最初の立ち上がり点でシリアル動作信号ＳＭ１が
“０”となっているので、切換回路１０は、メインシス
テムアドレス制御装置１から供給されているシリアルパ
ターンアドレス制御メモリ用スタートアドレス信号ＳＣ
ＡＤＲ１を出力し、後段のカウンタ回路３１へ供給す
る。よって、カウンタ回路３１は、シリアル動作クロッ
ク信号ＣＫ２の最初の立ち上がり点でシリアルパターン
アドレス制御メモリ用スタートアドレス信号ＳＣＡＤＲ
１をカウンタ内に書き込む。

【００７１】この後、シリアル動作信号ＳＭ１が“１”
に切換ると、切換回路１０は、制御信号メモリ２３から
供給されている第３の制御信号ＣＮＴ３を出力し、後段
のカウンタ回路３１へ供給する。そして、カウンタ回路
３１は、シリアル動作クロック信号ＣＫ２の立ち上がり
点で、この第３の制御信号ＣＮＴ３をカウンタ内に書き
込む。これにより、カウンタ回路３１は、シリアル動作
クロック信号ＣＫ２に同期した図５に示すようなシリア
ルパターンアドレス制御メモリ用アドレス信号ＳＣＡＤ
Ｒ２（図５中、“カウンタ回路３１の出力”）を生成
し、シリアルパターンアドレス制御メモリ１１、１２へ
供給する。

【００７２】このようにして供給されるシリアルパター
ンアドレス制御メモリ用アドレス信号ＳＣＡＤＲ２によ
り、シリアルパターンアドレス制御メモリ１１、１２
は、順次、事前に書き込まれたプログラムの処理を実行
する。

【００７３】すなわち、シリアルパターンアドレス制御
メモリ１１は、図４の左側下段（最右端欄を除く）に示
すプログラムに従い、図５中のＣＮＴ１、ＣＮＴ２、Ｃ
ＮＴ３に示すような信号に相当する波形を出力し、これ
をセカンドアドレス制御装置３へ供給する。一方、シリ
アルパターンアドレス制御メモリ１２は、図４の左側下
段最右端欄に示すプログラムに従い、図５中のＳＡＤＲ
１に示すような信号に相当する波形をアダーゲート１３
の一方の端子へ出力する。

【００７４】また、アダーゲート１３の他方の端子に
は、予め制御部のＣＰＵから供給されたＣＰＵ＿ＤＡＴ
Ａ１及びＣＰＵ＿ＣＬＫ１によってデータ保持回路１４
に設定されたデータＢＡＤＲ１（ここでは、上述したよ
うに“１００”が設定されている。）が入力されてい
る。アダーゲート１３は、このように両方の端子へ入力
されたデータを用いて演算処理（ここでは加算演算）を
行い、図５中のＡＤＲ１に示すようなアドレスを生成し
てシリアルパターン用メモリ回路５へ供給する。

【００７５】これにより、このシリアルパターン発生用
アドレス信号に従い、シリアルパターン用メモリ回路５
は、図５中のＰＡＴ０〜ＰＡＴｎに示すように出力波形
を発生する。

【００７６】ここで、シリアルパターン用メモリ回路５
は比較的に大容量である。例えば、１ＭＷの深さを持つ
とすると、シリアルパターン用メモリ回路５の全アドレ
スをアクセスするためには、２０ビットのアドレスビッ
トが必要である。このため、本来ならシリアルパターン
アドレス制御メモリ１２は、２０ビットのアドレスを格
納するためのメモリを搭載しなくてはならない。また、
シリアルパターン用メモリ回路５が大容量になればなる
ほどアドレスビットが増え、シリアルパターンアドレス
制御メモリ１２のアドレス格納メモリも増加する。しか
し、これでは非常に高価なアドレス制御メモリが必要と
なってしまう。

【００７７】そこで、本シリアルパターン発生装置で
は、シリアルパターンアドレス制御メモリ１２が出力す
るアドレスビットに制限を持たせ、その後段にアダーゲ
ート１３とデータ保持回路１４とを備えることとしてい
る。これにより、上述したように、事前設定されたデー
タＢＡＤＲ１をデータ保持回路１４で保持し、この保持
データＢＡＤＲ１とシリアルパターンアドレス制御メモ
リ１２が出力するシリアルパターン発生用ショートアド
レス信号ＳＡＤＲ１とをアダーゲート１３で演算してア
ドレス信号ＡＤＲ１を生成する。

【００７８】例えば、シリアルパターンアドレス制御メ
モリ１２がアドレスビットを１０ビットだけ出力するよ
うにすると共に、データ保持回路１４を２０ビットのデ
ータ保持手段とする。そして、ＣＰＵより２０ビットの
データＢＡＤＲ１を事前設定してデータ保持回路１４に
保持し、この保持データＢＡＤＲ１とシリアルパターン
アドレス制御メモリ１２が出力する１０ビットのシリア
ルパターン発生用ショートアドレス信号ＳＡＤＲ１をア
ダーゲート１３で演算することにより、シリアルパター
ン用メモリ回路５を実動作する時のアドレス信号ＡＤＲ
１の２０ビットを生成する。尚、図２及び図４には、こ
の例の様子も併せて図示してある。

【００７９】又、シリアルパターンアドレス制御メモリ
１１は、上述したように第１の制御信号を格納する制御
信号メモリ２１と、第２の制御信号を格納する制御信号
メモリ２２と、第３の制御信号を格納する制御信号メモ
リ２３とを持つ。制御信号メモリ２３は、第３の制御信
号ＣＮＴ３として、次段アドレスデータをセカンドアド
レス制御装置３内の切換回路１０に供給する。これは、
シリアル動作中信号ＳＭ１が“１”の時、切換回路１０
を介してそのままカウンタ回路３１へ供給される。制御
信号メモリ２１は、第１の制御信号ＣＮＴ１として、次
段のアドレス制御およびシリアル動作終了信号をセカン
ドアドレス制御装置３内の解読回路２０に供給する。制
御信号メモリ２２は、第２の制御信号ＣＮＴ２として、
ループ処理を何回実行するかの回数データをセカンドア
ドレス制御装置３内のラッチ１５に供給する。

【００８０】これら３つの制御信号メモリは、シリアル
パターンアドレス制御メモリ用アドレス信号ＳＣＡＤＲ
２に従い、順次、プログラムの処理を行う。そして、処
理がループスタート動作処理点（ここでは、まず図４の
シリアルパターンアドレス制御用メモリに書き込まれた
プログラムのアドレス２番地。その後は１２番地、１４
番地。）に来ると、解読回路２０は、前記シリアルパタ
ーン動作中信号ＳＭ１が“１”となっていることにより
活性化状態となっているので、第１の制御信号ＣＮＴ１
を解読して図５中のＬＳ１のようにループ処理スタート
信号ＬＳ１を生成し、ループ制御処理を行うループ制御
回路４に供給する。

【００８１】これにより、ループ制御回路４は、ループ
処理スタート信号ＬＳ１をクロック信号として動作する
ラッチ１５に第２の制御信号ＣＮＴ２を保持し、その出
力を一致検出回路１６の一方の端子へ供給する。

【００８２】その後、さらにプログラムの処理が進み、
ループ終了動作処理点（ここでは、まず図４のシリアル
パターン用アドレス制御メモリに書き込まれたプログラ
ムのアドレス５番地。その後は１３番地、１５番地。）
に来ると、解読回路２０は、第１の制御信号ＣＮＴ１を
解読し、図５中のＬＥ１に示すようにループ処理終了信
号ＬＥ１を生成し、このループ処理終了信号ＬＥ１をク
ロック信号として動作するループ制御回路４内のカウン
タ回路３２へ供給する。カウンタ回路３２は、通常はカ
ウントアップ状態にあり、ループ処理終了信号ＬＥ１が
クロック信号として入力されるとカウントアップ動作を
実行し、その出力を一致検出回路１６の他方の端子へ供
給する。

【００８３】一致検出回路１６は、ラッチ１５の出力と
カウンタ回路３２の出力信号との一致を検出する手段で
あり、シリアルパターン動作中信号ＳＭ１が“１”とな
っていることから活性化状態となっている。従って、一
致検出回路１５は、上述したように各端子へ供給された
ラッチ１５の出力とカウンタ回路３２の出力信号とが同
一であるか否かを比較し、同一である場合には、図５中
のＣＭＰ１に示すようにＨレベル信号（“１”）をカウ
ンタ回路３１とフリップフロップ２９へ供給する。

【００８４】カウンタ回路３１は、通常ロード動作状態
であるが、上記一致検出回路１６から供給されたＨレベ
ル信号によってカウントアップ状態となる。このとき同
時に、制御信号メモリ２３から切換回路１０を介して次
段アドレスデータ“２番地”がカウンタ回路３１の入力
端子に供給されるが、カウンタ回路３１は、カウントア
ップ状態であるため、この次段アドレスデータを無視す
る。カウンタ回路３１は、シリアル動作中同期クロック
信号ＣＫ２に同期して、現在保持しているデータ（５番
地）をカウントアップし、そのカウントアップしたデー
タ（６番地）をシリアルパターンアドレス制御メモリ１
１、１２へアドレス信号ＳＣＡＤＲ２として出力する。

【００８５】また同時に、フリップフロップ２９は、シ
リアル動作中同期クロック信号ＣＫ２に同期して、一致
検出回路１６の出力である“１”を取り込み、出力をこ
れと同じく“１”にしてカウンタ回路３２のリセット端
子へ供給する。これにより、カウンタ回路３２はリセッ
ト状態となってデータがクリアされ、カウンタ回路３２
とラッチ１５の出力データが同一でなくなり、一致検出
回路１６の出力が“０”になる。

【００８６】この一致検出回路１６の“０”の出力信号
により、カウンタ回路３１が通常状態であるロード動作
状態に戻ると共に、フリップフロップ２９がシリアル動
作中同期クロック信号ＣＫ２に同期して該“０”の信号
を取り込み、その出力を同じく“０”にしてカウンタ回
路３２のリセット端子へ供給する。これにより、カウン
タ回路３２は、通常状態であるカウントアップ状態へと
戻る。

【００８７】さらにプログラムの処理が進むと、ジャン
プ動作処理点（ここでは、図４のシリアルパターン用ア
ドレス制御メモリに書き込まれたプログラムのアドレス
７番地。）に来る。ここに、ジャンプ動作処理とは、シ
リアルパターン用メモリ回路５内の任意の番地へ飛んで
行ける処理である。この処理は、本実施形態において
は、図４のプログラムに示すように、シリアルパターン
アドレス制御メモリ１２に対して事前に飛び先番地を書
き込むことで実現している。従って、セカンドアドレス
制御装置３では、このジャンプ動作処理を通常の制御な
し動作処理と同様に処理していく。

【００８８】さらにプログラムの処理が進み、シリアル
動作終了処理点（ここでは、図４のシリアルパターン用
アドレス制御メモリに書き込まれたプログラムのアドレ
ス９番地と１８番地）に来ると、解読回路２０は、第１
の制御信号ＣＮＴ１を解読して図５に示すようにシリア
ル動作終了信号ＳＥＮＤ１のＨレベル信号（“１”）を
生成し、その出力をメインシステムアドレス制御装置１
内のフリップフロップ２８のリセット端子に供給する。

【００８９】“１”のシリアル動作終了信号ＳＥＮＤ１
がメインシステムアドレス制御装置１内のフリップフロ
ップ２８のリセット端子に供給されると、フリップフロ
ップ２８の負論理出力＊Ｑは“１”になり、正論理出力
Ｑは“０”になる。これにより、本シリアルパターン発
生装置は、前記シリアル動作状態から前記通常動作状態
へと切り換わる。

【００９０】以上説明したように、本実施形態によるシ
リアルパターン発生装置は、シリアルパターン用アドレ
ス信号を制御するためのシリアルパターンアドレス制御
メモリ１１及び１２とシリアルパターン発生に有効な制
御信号処理機能（ループ処理動作）を含んだセカンドア
ドレス制御装置３とを有し、上記シリアル動作状態中に
ループ処理動作等を実行する。これにより、本シリアル
パターン発生装置によれば、図９に示した従来のＰＡＴ
０〜ＰＡＴｎの出力波形と同様の波形を、従来のシリア
ルパターン発生装置より少ないシリアルパターン発生用
メモリ容量で発生できるようになる。

【００９１】例えば、図４と図８のシリアルパターンメ
モリアドレス１００番地からの状態を比較してみると、
同一の波形を出力するために、従来のシリアルパターン
発生装置（図８）では、シリアルパターンメモリの領域
をアドレス１００番地〜１１４番地まで必要とするのに
対して、本シリアルパターン発生装置（図４）では、シ
リアルパターンメモリの領域がアドレス１００番地〜１
０８番地で実現できるようになっているのが解る。

【００９２】従って、シリアルパターン発生に有用な制
御コマンド（例えば、ＬＯＯＰ、ＪＵＭＰコマンド等）
により、シリアルパターン発生装置のアドレスを制御
し、従来より容量の少ないメモリ領域で長大なシリアル
パターンの生成ができ、かつ、上述したアダーゲート１
３及びデータ保持回路１４からなる回路のような演算回
路をシリアルパターンアドレス経路に備えることによ
り、アドレス制御メモリの規模の拡大を防ぎ、安価な回
路構成でシリアルパターンを発生させることができる。

【００９３】なお、本実施形態では、セカンドアドレス
制御装置３内でループ制御処理を行う手段の一例とし
て、図３に示す構成のループ制御回路４を採り挙げて説
明を行ったが、これは、ハード的にループ処理動作状態
をつくるようにすることの一例に過ぎない。従って、ル
ープ制御処理のための手段は、図３に示す回路に限定さ
れるものではなく、例えば、定位置ループ処理（一定の
アドレス点でループする処理）動作を含む回路構成等に
よって実現することとしてもよい。

【００９４】また、本実施形態では、制御信号メモリ２
１の出力をセカンドアドレス制御装置３内の解読回路２
０を通じることによってループ処理制御信号を解読する
こととしたが、これは、ループ処理動作に必要な信号を
つくるようにすることの一例に過ぎない。従って、ルー
プ処理動作に必要な信号をつくるための手段は、このよ
うなものに限定されず、例えば、解読回路２０を省き、
予め制御信号メモリ２１内のビットにループスタートビ
ット、ループ終了ビット、シリアル動作終了ビットを割
当ててプログラムし、その出力をそのままループ処理制
御信号等にしてもよい。

【００９５】更に、本実施形態では、シリアル動作状態
と通常状態とを切り換える処理をフリップフロップ２８
により行うこととしたが、これは、上記従来のシリアル
パターン発生装置における制御メモリ７３に相当するも
のを使用した回路構成にして実現することとしてもよ
い。

【００９６】このように、上述した実施形態において、
図１〜図３に示した回路はあくまで一例であり、その各
部を同様の動作をする回路に置き換えることも可能であ
る。例えば、図３に示すＤフリップフロップ２９をＦＩ
ＦＯ（ファーストインファーストアウト）メモリデバイ
スに置き換えることも可能である。

【００９７】以上、本発明の一実施形態を図面を参照し
て詳述したが、具体的な構成は上記実施形態に限られる
ものではなく、本発明の要旨を逸脱しない範囲の設計の
変更等があっても本発明に含まれる。

【００９８】

【発明の効果】以上説明したように本発明によれば、第
１のアドレス制御手段が生成する各種信号に基づいて第
２のアドレス制御手段が生成したセカンドアドレス信号
に基づき、第１のシリアルパターンアドレス制御メモリ
手段が第１ないし第３の制御信号を第２のアドレス制御
手段に供給し、第２のシリアルパターンアドレス制御メ
モリ手段がシリアルパターン発生用ショートアドレス信
号を出力することとし、このシリアルパターン発生用シ
ョートアドレス信号とデータ保持手段に保持されている
演算データとを用いて演算手段が行った演算処理結果に
基づくシリアルパターン発生用アドレス信号により、第
１のシリアルパターン発生手段の出力を制御することと
したので、第１及び第２のアドレス制御手段の側と第１
及び第２のシリアルパターンアドレス制御メモリ手段の
側との間でループ制御処理を行うことができると共に、
演算データを適宜設定することによって第２のシリアル
パターンアドレス制御メモリ手段から出力するシリアル
パターン発生用ショートアドレス信号の大きさを適宜選
択することができる。これにより、容量の少ないメモリ
領域で長大なシリアルパターンを生成することができる
と共に、アドレス制御メモリの規模の拡大を防いで装置
の低価格化を実現することができるという効果が得られ
る。

【００９９】ここで、請求項２記載の発明にあっては、
シリアルパターンアドレス制御メモリ用スタートアドレ
ス信号と第３の制御信号とをシリアルパターン発生動作
中信号に基づいて切り換える切換手段、シリアル動作中
同期クロック信号に同期してロードまたはカウントアッ
プ動作を行うカウンタ手段、第１の制御信号に基づいて
次段のアドレス制御信号とシリアル動作終了信号とを解
読する解読手段及び解読手段が出力するループ処理スタ
ート信号とループ処理エンド信号と第２の制御信号とに
基づいてループ制御処理を行うループ制御手段によって
第２のアドレス制御手段が構成され、これによって上記
ループ制御処理の動作制御や第１、第２のシリアルパタ
ーンアドレス制御メモリ手段へ供給する信号の生成等が
実現される。

【０１００】又、請求項３記載の発明によれば、第１の
シリアルパターンアドレス制御メモリ手段による第２の
アドレス制御手段の制御及び第２のシリアルパターンア
ドレス制御メモリ手段に供給する次段のアドレス信号の
生成、第１ないし第３の制御信号の第２のアドレス制御
手段への再出力、演算手段による第１のシリアルパター
ン発生手段の実動作アドレス信号出力という動作を、シ
リアル動作終了信号が出力されるまで繰り返すこととし
たので、適宜定めた動作処理点に至るまでループ制御処
理を繰り返し継続することができる。これにより、事前
にプログラムされたテストパターン情報より長いテスト
パターンを所望の動作期間に亘って発生でき、かつ、上
記同様にアドレス制御メモリの規模拡大を防いで装置の
低価格化を実現できる。

【０１０１】更に、請求項４記載の発明によれば、第２
のシリアルパターンアドレス制御メモリ手段を少ないビ
ット数のシリアルパターン発生用ショートアドレス信号
を出力するものとし、データ保持手段を第１のシリアル
パターン発生手段の全アドレスをアクセスのに必要なア
ドレスビット数を補う分の演算データを保持・出力する
ものとしたので、シリアルパターンアドレスを制御する
制御メモリの規模の拡大を防ぐことができると共に、テ
ストパターンの縮小によるテストパターンのロード時間
を短くしてデバイス測定の歩留りをよくすることができ
る。

【０１０２】すなわち、従来のシリアルパターン発生装
置では連続したシリアルパターン発生用アドレスしか生
成できなかったのに対し、本発明によれば、シリアルパ
ターン発生用アドレスを格納したメモリを制御すること
により、シリアルパターン発生用アドレスとして、繰返
性のあるアドレス信号を生成でき、従来と同様の出力波
形を従来より少ないシリアルパターン発生用メモリ領域
で実現できる。

【０１０３】例えば、シリアルパターン出力（ＰＡＴ０
〜ＰＡＴｎ）として、すべてが“０”とすべてが“１”
の繰り返し波形を１０２４アドレス分出力したい場合、
従来のシリアルパターン発生装置では、そのまま１０２
４アドレス分のシリアルパターン発生用メモリ領域を必
要とする。これに対し、本願発明によるシリアルパター
ン発生装置では、シリアルパターンアドレス制御メモリ
領域がシリアル動作終了分を考慮して４アドレス分で実
現でき、シリアルパターン発生用メモリ領域も同様に４
アドレス分で実現できる。

【０１０４】このように、本発明によれば、従来より少
ないメモリ領域で長大なパターン発生ができると共に、
制御メモリの規模拡大防止及びこれによる低価格化、テ
ストパターンの縮小によるテストパターンのロード時間
短縮及びこれによるデバイス測定の歩留り向上等を図る
ことができるという効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施形態によるシリアルパターン発
生装置の構成例を示すブロック図である。

【図２】同シリアルパターン発生装置のセカンドアドレ
ス制御装置３とシリアルパターンアドレス制御メモリ１
１、１２の詳細構成例を示すブロック図である。

【図３】同シリアルパターン発生装置の更に詳細な構成
例を示すブロック図である。

【図４】同実施形態におけるプログラム例を示す図であ
る。

【図５】同シリアルパターン発生装置の動作を示すタイ
ミングチャートである。

【図６】従来のシリアルパターン発生装置の構成を示す
ブロック図である。

【図７】図６のシリアルパターン発生装置の詳細構成を
示すブロック図である。

【図８】従来のシリアルパターン発生装置におけるプロ
グラム例を示す図である。

【図９】図６のシリアルパターン発生装置の動作を示す
タイミングチャートである。

【符号の説明】

１ メインシステムアドレス制御装置（第１のアドレス
制御手段） ２ メインシステム（メインシステム） ３ セカンドアドレス制御装置（第２のアドレス制御手
段） ４ ループ制御回路（ループ制御手段） ５ シリアルパターン用メモリ回路（シリアルパターン
発生手段） １０ 切換回路（切換手段） １１ シリアルパターンアドレス制御メモリ（第１のシ
リアルパターンアドレス制御手段） １２ シリアルパターンアドレス制御メモリ（第２のシ
リアルパターンアドレス制御手段） １３ アダーゲート（演算手段） １４ データ保持回路（データ保持手段） ２０ 解読回路（解読手段） ２１ 制御信号メモリ（第１のメモリ手段） ２２ 制御信号メモリ（第２のメモリ手段） ２３ 制御信号メモリ（第３のメモリ手段） ３１ カウンタ回路（カウンタ手段）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メインシステム（２）の所定のクロック
   である第１のクロック（ＣＫ１）に同期して当該メイン
   システムとシリアルパターン発生装置とを制御するとと
   もにシリアル動作中同期クロック信号（ＣＫ２）を生成
   する第１のアドレス制御手段（１）と、 前記第１のアドレス制御手段が生成するシリアルパター
   ンアドレス制御メモリ用スタートアドレス信号（ＳＣＡ
   ＤＲ１）とシリアルパターン発生動作中信号（ＳＭ１）
   と前記シリアル動作中同期クロック信号とに基づいてセ
   カンドアドレス信号（ＳＣＡＤＲ２）を生成する第２の
   アドレス制御手段（３）と、 予めプログラムされた第１ないし第３の制御信号（ＣＮ
   Ｔ１、ＣＮＴ２、ＣＮＴ３）の各々を次段のアドレス制
   御を行うために前記セカンドアドレス信号に基づき前記
   第２のアドレス制御手段に供給する第１のシリアルパタ
   ーンアドレス制御メモリ手段（１１）と、 前記セカンドアドレス信号が供給されてシリアルパター
   ン発生用ショートアドレス信号（ＳＡＤＲ１）を出力す
   る第２のシリアルパターンアドレス制御メモリ手段（１
   ２）と、 予め設定された演算データ（ＢＡＤＲ１）を保持し出力
   するデータ保持手段（１４）と、 前記シリアルパターン発生用ショートアドレス信号と前
   記演算データとを用いて演算処理を行い、その演算処理
   結果に基づいてシリアルパターン発生用アドレス信号
   （ＡＤＲ１）を出力する演算手段（１３）と、 予めプログラムされたシリアルパターンを前記シリアル
   パターン発生用アドレス信号に基づいて出力する第１の
   シリアルパターン発生手段（５）とを具備することを特
   徴とするシリアルパターン発生装置。
2. 【請求項２】 前記第２のアドレス制御手段は、 前記メインシステムが有する前記第１のアドレス制御手
   段が出力する前記シリアルパターンアドレス制御メモリ
   用スタートアドレス信号と前記第１のシリアルパターン
   アドレス制御メモリ手段が出力する前記第３の制御信号
   とを前記シリアルパターン発生動作中信号に基づいて切
   り換える切換手段（１０）と、 前記メインシステムの前記第１のアドレス制御手段が出
   力するシリアル動作中同期クロック信号に同期してロー
   ドまたはカウントアップ動作を行うカウンタ手段（３
   １）と、 前記第１のシリアルパターンアドレス制御メモリ手段が
   出力する前記第１の制御信号に基づいて次段のアドレス
   制御信号と前記第１のアドレス制御手段が出力するシリ
   アル動作終了信号（ＳＥＮＤ１）とを解読する解読手段
   （２０）と、 前記解読手段が出力するループ処理スタート信号（ＬＳ
   １）とループ処理エンド信号（ＬＥ１）と前記第１のシ
   リアルパターンアドレス制御メモリ手段が出力する前記
   第２の制御信号とに基づいてループ制御処理を行うルー
   プ制御手段（４）とからなることを特徴とする請求項１
   に記載のシリアルパターン発生装置。
3. 【請求項３】 前記第２のシリアルパターンアドレス制
   御メモリ手段は、前記演算データとともに前記演算手段
   によって用いられて前記第１のシリアルパターン発生手
   段が実動作する時の前記シリアルパターン発生用アドレ
   ス信号を生成することとなるアドレス信号を前記シリア
   ルパターン発生用ショートアドレス信号として格納する
   メモリ手段からなり、 前記第１のシリアルパターンアドレス制御メモリ手段
   は、前記第１の制御信号を格納する第１のメモリ手段
   （２１）と前記第２の制御信号を格納する第２のメモリ
   手段（２２）と前記第３の制御信号を格納する第３のメ
   モリ手段（２３）とを有し、 前記第１のシリアルパターンアドレス制御メモリ手段
   が、前記第１ないし第３の制御信号の各々によって前記
   第２のアドレス制御手段を制御するとともに前記第２の
   シリアルパターンアドレス制御メモリ手段に供給する次
   段のアドレス信号を生成し、 前記アドレス信号を入力した前記第１のシリアルパター
   ンアドレス制御メモリ手段が、再度前記第１ないし第３
   の制御信号の各々を前記第２のアドレス制御手段に出力
   し、 前記演算手段が、前記第２のシリアルパターンアドレス
   制御メモリ手段が出力した前記シリアルパターン発生用
   ショートアドレス信号と前記演算データとを用いて演算
   処理を行い、その演算処理結果を前記第１のシリアルパ
   ターン発生手段の実動作アドレス信号（ＡＤＲ１）とし
   て出力する動作を、前記第１のアドレス制御手段がシリ
   アル動作終了信号を出力するまで繰り返すことを特徴と
   する請求項１または請求項２の何れかに記載のシリアル
   パターン発生装置。
4. 【請求項４】 前記第２のシリアルパターンアドレス制
   御メモリ手段は、前記第１のシリアルパターン発生手段
   の全アドレスをアクセスのに必要なアドレスビット数よ
   りも少ないビット数のシリアルパターン発生用ショート
   アドレス信号を出力し、 前記データ保持手段は、前記シリアルパターン発生用シ
   ョートアドレス信号とともに前記演算手段によって用い
   られて前記第１のシリアルパターン発生手段の全アドレ
   スをアクセスのに必要なアドレスビット数のシリアルパ
   ターン発生用アドレス信号を生成することとなる演算デ
   ータを前記演算データとして保持し出力することを特徴
   とする請求項１ないし請求項３の何れかに記載のシリア
   ルパターン発生装置。