JPS6134172B2 - - Google Patents
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- Publication number
- JPS6134172B2 JPS6134172B2 JP53082773A JP8277378A JPS6134172B2 JP S6134172 B2 JPS6134172 B2 JP S6134172B2 JP 53082773 A JP53082773 A JP 53082773A JP 8277378 A JP8277378 A JP 8277378A JP S6134172 B2 JPS6134172 B2 JP S6134172B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- block
- blocks
- test pattern
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 44
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は論理回路試験装置に関し、とくに試験
パターンの記憶装置をもつ試験装置に関する。
パターンの記憶装置をもつ試験装置に関する。
論理回路の機能試験を行なうにあたつては、論
理シユミレーシヨンから求められるところの論理
回路試験パターンを使用するが、最近の大規模に
集積化された論理回路の試験パターンの量は膨大
なものであり、これを格納する記憶装置もまた大
規模なものとなる。記憶装置からは１つの試験パ
ターンが単位として読み出され、被試験回路に送
られる。一般に、１パターンは複数のブロツクか
らなり、各ブロツクは複数のビツトを有する。例
えば、１パターンは８ブロツクからなり、１ブロ
ツクは８ビツトのテストビツトを有する。かかる
記憶装置において、その容量を減らすために、全
ての試験パターンを記憶するのではなく、先行す
る１つの試験パターンの各ブロツクと後続する他
の試験パターンの各ブロツクとを比較し、後続す
る試験パターンのうち先行する試験パターンと異
なる内容のブロツクのものだけを記憶すること
が、特開昭51−40048号公報に記載されている。
理シユミレーシヨンから求められるところの論理
回路試験パターンを使用するが、最近の大規模に
集積化された論理回路の試験パターンの量は膨大
なものであり、これを格納する記憶装置もまた大
規模なものとなる。記憶装置からは１つの試験パ
ターンが単位として読み出され、被試験回路に送
られる。一般に、１パターンは複数のブロツクか
らなり、各ブロツクは複数のビツトを有する。例
えば、１パターンは８ブロツクからなり、１ブロ
ツクは８ビツトのテストビツトを有する。かかる
記憶装置において、その容量を減らすために、全
ての試験パターンを記憶するのではなく、先行す
る１つの試験パターンの各ブロツクと後続する他
の試験パターンの各ブロツクとを比較し、後続す
る試験パターンのうち先行する試験パターンと異
なる内容のブロツクのものだけを記憶すること
が、特開昭51−40048号公報に記載されている。
かかる方法によれば、確かに試験パターンの量
は減らすことが可能である。しかしながら、上記
公報に記載されたものは、後続する試験パターン
のうち先行する試験パターンと異なるブロツクに
ついては、この異なるブロツクは勿論のこと、該
異なるブロツクのアドレスをも、各ブロツク毎に
必要としている。記憶装置は１アドレス当り１ブ
ロツク分のテストビツトが読み出されるものが多
い。従つて、上記公報のように各ブロツク毎にそ
のアドレスを付加するものにおいては、本来要求
されるテストパターンブロツクの他にそのアドレ
ス用ブロツクが必要であり、例えば４ブロツクが
異なるブロツクであつたとしても、夫々がアドレ
ス用ブロツクを必要とするために、結局８ブロツ
ク分の容量が要求されることになる。従つて、１
つのパターンが多くのブロツクを含むものにおい
ては、先行するパターンと後続するパターンとで
は異なるブロツクの数も多いわけであるが、その
際後続するパターンのうち半分のブロツクが先行
するパターンと異なる場合には、残りの半分はア
ドレス用ブロツクとして必要であるから、結局の
所全てのブロツクを記憶することになり、メモリ
容量の縮少化が計れないことになる。
は減らすことが可能である。しかしながら、上記
公報に記載されたものは、後続する試験パターン
のうち先行する試験パターンと異なるブロツクに
ついては、この異なるブロツクは勿論のこと、該
異なるブロツクのアドレスをも、各ブロツク毎に
必要としている。記憶装置は１アドレス当り１ブ
ロツク分のテストビツトが読み出されるものが多
い。従つて、上記公報のように各ブロツク毎にそ
のアドレスを付加するものにおいては、本来要求
されるテストパターンブロツクの他にそのアドレ
ス用ブロツクが必要であり、例えば４ブロツクが
異なるブロツクであつたとしても、夫々がアドレ
ス用ブロツクを必要とするために、結局８ブロツ
ク分の容量が要求されることになる。従つて、１
つのパターンが多くのブロツクを含むものにおい
ては、先行するパターンと後続するパターンとで
は異なるブロツクの数も多いわけであるが、その
際後続するパターンのうち半分のブロツクが先行
するパターンと異なる場合には、残りの半分はア
ドレス用ブロツクとして必要であるから、結局の
所全てのブロツクを記憶することになり、メモリ
容量の縮少化が計れないことになる。
本発明の目的は試験パターン記憶装置の容量を
さらに減少できる論理回路試験装置を提供するこ
とである。
さらに減少できる論理回路試験装置を提供するこ
とである。
本発明によれば、各々が複数ブロツクからなる
試験パターンを複数パターン記憶する記憶装置を
有する論理回路試験装置において、後続する試験
パターンについては先行する試験パターンの各ブ
ロツクの内容と異なる内容をもつブロツクの情報
と、当該ブロツクが先行する試験パターンのどの
ブロツクと置き換えられるかを指示するビツト情
報群とを前記記憶装置に格納し、前記ビツト情報
群は先行する試験パターンのブロツク数と等しい
ビツト数を有し、かつ各ビツトの論理値によつて
置き換えられるべきブロツクの存在の有無を指示
するようにしたことを特徴とする。
試験パターンを複数パターン記憶する記憶装置を
有する論理回路試験装置において、後続する試験
パターンについては先行する試験パターンの各ブ
ロツクの内容と異なる内容をもつブロツクの情報
と、当該ブロツクが先行する試験パターンのどの
ブロツクと置き換えられるかを指示するビツト情
報群とを前記記憶装置に格納し、前記ビツト情報
群は先行する試験パターンのブロツク数と等しい
ビツト数を有し、かつ各ビツトの論理値によつて
置き換えられるべきブロツクの存在の有無を指示
するようにしたことを特徴とする。
本発明では、後続する試験パターンとして格納
されるべきブロツクのアドレスをそのまま用いる
のではなく、そのブロツクの位置をビツト情報の
論理値によつて指示するようにしている。従つ
て、例えば各試験パターンが８ブロツクをもつ場
合には、８ビツトの情報だけで後続するパターン
の全てのブロツクを確識することができる。即
ち、仮に４ブロツクが異なるブロツクとして記憶
される場合、従来はこの４ブロツクの他にさらに
“ブロツクのアドレスが必要であつたのに対し、
本発明ではわずか５ブロツクで済むことになる。
よつて、記憶容量の著しい縮減が可能である。
されるべきブロツクのアドレスをそのまま用いる
のではなく、そのブロツクの位置をビツト情報の
論理値によつて指示するようにしている。従つ
て、例えば各試験パターンが８ブロツクをもつ場
合には、８ビツトの情報だけで後続するパターン
の全てのブロツクを確識することができる。即
ち、仮に４ブロツクが異なるブロツクとして記憶
される場合、従来はこの４ブロツクの他にさらに
“ブロツクのアドレスが必要であつたのに対し、
本発明ではわずか５ブロツクで済むことになる。
よつて、記憶容量の著しい縮減が可能である。
以下、図面を参照して本発明を説明する。第１
図は本発明を説明するにあたつて試験パターンと
して、第（ｎ−１），ｎ，（ｎ＋１）パターンの３
つの連続するパターンを代表として示すものであ
り、同図では１パターンを８つのブロツクに分け
てある。ここで斜線部分（第ｎパターンでいえば
ブロツク２，３，５，７，８）は、その内容が前
パターンのものと同一であるものとする。第２図
はこの試験パターンを本発明によつて記憶装置に
格納した場合の、第ｎおよび第（ｎ＋１）パター
ンの部分を示すもので、従方向にワード、横方向
にビツトを示してある。ここで各パターン情報の
先頭にヘツダービツト情報群）４を設ける。
図は本発明を説明するにあたつて試験パターンと
して、第（ｎ−１），ｎ，（ｎ＋１）パターンの３
つの連続するパターンを代表として示すものであ
り、同図では１パターンを８つのブロツクに分け
てある。ここで斜線部分（第ｎパターンでいえば
ブロツク２，３，５，７，８）は、その内容が前
パターンのものと同一であるものとする。第２図
はこの試験パターンを本発明によつて記憶装置に
格納した場合の、第ｎおよび第（ｎ＋１）パター
ンの部分を示すもので、従方向にワード、横方向
にビツトを示してある。ここで各パターン情報の
先頭にヘツダービツト情報群）４を設ける。
このヘツダーの各ビツトは試験パターンの各ブ
ロツクに対応しており各ビツト情報は各パターン
ブロツクのデータ変化を表わすもので、前パター
ン内容と同じであればこれに対応するビツトは
“０”、異なる内容であれば、これに対応するビツ
ト“１”となる。前述のとおりヘツダーに続く情
報としては変化したブロツクの内容、即ち、ヘツ
ダーの論理“１”に対応したブロツクの内容（第
ｎパターンであれば、ブロツクB′1，B′4，B′5）の
みを記憶されればよい。
ロツクに対応しており各ビツト情報は各パターン
ブロツクのデータ変化を表わすもので、前パター
ン内容と同じであればこれに対応するビツトは
“０”、異なる内容であれば、これに対応するビツ
ト“１”となる。前述のとおりヘツダーに続く情
報としては変化したブロツクの内容、即ち、ヘツ
ダーの論理“１”に対応したブロツクの内容（第
ｎパターンであれば、ブロツクB′1，B′4，B′5）の
みを記憶されればよい。
第３図は本発明により格納された記憶装置よ
り、パターン再生を行なう場合の一例を示すブロ
ツク図である。
り、パターン再生を行なう場合の一例を示すブロ
ツク図である。
ここに図番５は第２図に示した内容を格納した
記憶装置である。いまパターン構成レジスタ９に
は第（ｎ−１）パターンの内容（B1〜B8）が読み
込まれているものとする。まずヘツダーレジスタ
８にヘツダー／パターン選択器７を介して記憶装
置５よりアドレスＫのヘツダー情報が読み出され
る。この内容の中に、論理“１”があれば続くア
ドレス（Ｋ＋１）の情報はブロツクデータである
ことからヘツダー／パターン選択器７をパターン
選択に切換え、このひとつのブロツク情報B′1を
パターン構成レジスタ９中のブロツク１の情報と
してラツチするとともにヘツダーレジスタ８で参
照した論理“１”のビツトをリセツトする。残り
２つの論理“１”の存在により以下同様に２ブロ
ツクのパターンデータがそれぞれパターン構成レ
ジスタ９のブロツク４及び６の情報としてラツチ
されることになる。ヘツダーレジスタ８の内容す
べてが“０”となると、パターン構成レジスタ９
の内容をパターン発生器１０に送り、定められた
タイミングに従つて第ｎパターンが発生される
（但し、パターン構成レジスタ９の内容は変わら
ない）。続いて第（ｎ＋１）パターンのヘツダー
情報がヘツダー／パターン選択器７を介してヘツ
ダーレジスタ８に読み出され、以下同様にパター
ン発生が実行されることになる。
記憶装置である。いまパターン構成レジスタ９に
は第（ｎ−１）パターンの内容（B1〜B8）が読み
込まれているものとする。まずヘツダーレジスタ
８にヘツダー／パターン選択器７を介して記憶装
置５よりアドレスＫのヘツダー情報が読み出され
る。この内容の中に、論理“１”があれば続くア
ドレス（Ｋ＋１）の情報はブロツクデータである
ことからヘツダー／パターン選択器７をパターン
選択に切換え、このひとつのブロツク情報B′1を
パターン構成レジスタ９中のブロツク１の情報と
してラツチするとともにヘツダーレジスタ８で参
照した論理“１”のビツトをリセツトする。残り
２つの論理“１”の存在により以下同様に２ブロ
ツクのパターンデータがそれぞれパターン構成レ
ジスタ９のブロツク４及び６の情報としてラツチ
されることになる。ヘツダーレジスタ８の内容す
べてが“０”となると、パターン構成レジスタ９
の内容をパターン発生器１０に送り、定められた
タイミングに従つて第ｎパターンが発生される
（但し、パターン構成レジスタ９の内容は変わら
ない）。続いて第（ｎ＋１）パターンのヘツダー
情報がヘツダー／パターン選択器７を介してヘツ
ダーレジスタ８に読み出され、以下同様にパター
ン発生が実行されることになる。
以上説明したように本発明によれば、試験パタ
ーン記憶装置の容量を大幅に短縮することが可能
となりその効果は著しい。
ーン記憶装置の容量を大幅に短縮することが可能
となりその効果は著しい。
第１図は本発明を説明するための試験パターン
の１部を示す図、第２図は第１図の試験パターン
に対して本発明を実施した場合の記憶部の例、第
３図は本発明によつて格納された試験パターンを
読み出し発生するパターン発生部のブロツク図。 ４……ヘツダー、５……記憶装置、６……アド
レスカウンタ、７……ヘツダ／パターン選択器、
８……ヘツダーレジスタ、９……パターン構成レ
ジスタ、１０……パターン発生器、１１……タイ
ミングコントロール部、１２……パターン出力、
１３……論理“１”ビツトリセツト信号、１４…
…ブロツク選択信号。
の１部を示す図、第２図は第１図の試験パターン
に対して本発明を実施した場合の記憶部の例、第
３図は本発明によつて格納された試験パターンを
読み出し発生するパターン発生部のブロツク図。 ４……ヘツダー、５……記憶装置、６……アド
レスカウンタ、７……ヘツダ／パターン選択器、
８……ヘツダーレジスタ、９……パターン構成レ
ジスタ、１０……パターン発生器、１１……タイ
ミングコントロール部、１２……パターン出力、
１３……論理“１”ビツトリセツト信号、１４…
…ブロツク選択信号。
Claims (1)
- １ 各々が複数ブロツクからなる試験パターンを
複数個記憶する記憶装置を有する論理回路試験装
置において、後続する試験パターンについては先
行する試験パターンの各ブロツクの内容と異なる
内容をもつブロツクの情報と、当該ブロツクが先
行する試験パターンのどのブロツクと対応するか
を指示するビツト情報群とを前記記憶装置に格納
し、前記ビツト情報群は先行する試験パターンの
ブロツク数と等しいビツト数を有し、かつ各ビツ
トの論理値によつて対応するブロツクの存在の有
無を指示するようにしたことを特徴とする論理回
路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8277378A JPS559292A (en) | 1978-07-06 | 1978-07-06 | Storage method of test pattern to memory unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8277378A JPS559292A (en) | 1978-07-06 | 1978-07-06 | Storage method of test pattern to memory unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS559292A JPS559292A (en) | 1980-01-23 |
| JPS6134172B2 true JPS6134172B2 (ja) | 1986-08-06 |
Family
ID=13783744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8277378A Granted JPS559292A (en) | 1978-07-06 | 1978-07-06 | Storage method of test pattern to memory unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS559292A (ja) |
-
1978
- 1978-07-06 JP JP8277378A patent/JPS559292A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS559292A (en) | 1980-01-23 |
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