JPH03156651A - アライメント調整回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 アライメントのとれていない２ワードに跨がるデータの
アライメントを調整するアライメント調整回路に関し、 処理するデータがワード境界を跨いでしまう場合でも、
該処理データのアライメントを調整して転送速度を向上
させることを目的とし、メモリ部と演算部との間で転送
されるアライメントのとれていないデータを調整してデ
ータの転送速度を向上させるアライメント調整回路であ
って、前記メモリ部から読み出されたデータのアライメ
ントがとれていない時、該データの必要部分だけを結合
し、転送用読み出しデータとして前記演算部に向けて転
送すると共に、該メモリ部へ書き込むデータのアライメ
ントがとれておらず必要部分だけが結合された転送用書
き込みデータを受け取った時、該転送用書き込みデータ
をアドレスに対応させて分離し、該メモリ部へ供給する
入出力処理部と、前記メモリ部から読み出されたデータ
のアライメントがとれていない時、前記演算部に向けて
転送された転送用読み出しデータを回転処理して該演算
部へ供給すると共に、該メモリ部へ書き込むデータのア
ライメントがとれていない時、該演算部からのデータを
回転処理し、前記転送用書き込みデータとして前記入出
力処理部へ転送するデータ回転処理部とを具備するよう
に構成する。

〔産業上の利用分野〕

本発明は、アライメント調整回路に関し、特に、アライ
メントのとれていない２ワードに跨がるデータのアライ
メントを調整するアライメント調整回路に関する。

近年、データ処理の高速化の要求に伴って、ｌワードが
３２ビット或いは６４ビツトといった二、度に多量のビ
ットを処理することが行われている。そのため、ｌワー
ド長のデータを処理する場合に、該データがワード境界
に跨がる（２ワードに跨がる）ため、２ワ一ド分の転送
処理をしなければならないことがある。そして、このよ
うなアライメントのとれていないデータを調整してデー
タの転送速度を向上させるアライメント調整回路が要望
されている。

［従来の技術］ 近年、データ処理の高速化の要求に伴って、１ワードが
３２ビット或いは６４ビツトといったデータを処理する
ことが行われている。すなわち、パス線を介して接続さ
れたメモリ部と演算部（ＣＰＵ）との間で一度に多量ビ
ットのデータ転送が行われている。しかし、例えば、１
ワード長のデータを読み出す場合、該データがワード境
界に跨がって２ワードに分かれることがある。また、１
ワード長のデータを演算部からメモリ部へバス線を介し
て転送して書き込む場合も、データの先頭のアドレスを
合わせて書き込む必要があった。

その結果、従来、アライメントのとれていない２ワード
に跨がる１ワード長のデータをメモリ部と演算部との間
で転送する場合には、２ワ一ド分の転送処理を行うよう
になされている。

〔発明が解決しようとする課題〕

上述したように、従来、例えば、ｌワード長のデータを
読み出す場合、該データがワード境界に跨がって２ワー
ドに分かれていると、２ワ一ド分のデータ転送を行わな
ければ必要とする１ワード長のデータをメモリ部から演
算部へバス線を介して転送することができなかった。さ
らに、このようなアライメントのとれていない１ワード
長のデータは、メモリ部に書き込む場合も、データの先
頭のアドレスを合わせる必要があるため、強制的に１ワ
ードのデータとして演算部からメモリ部へ転送したとし
ても、そのままではメモリ部の定められたアドレスに正
確に書き込むことができなかった。

すなわち、従来、アライメントのとれていない２ワード
に跨がるｌワード長のデータをメモリ部と演算部との間
で転送する場合、２ワ一ド分の転送処理を行わなければ
ならず、データの転送速度が低下することになっていた
。

本発明は、上述した従来のアライメント調整回路が有す
る課題に鑑み、処理するデータがワード境界を跨いでし
まう場合でも、該処理データのアライメントを調整して
転送速度を向上させることを目的とする。

〔課題を解決するための手段〕

第１図は本発明に係るアライメント調整回路の原理を示
すブロック図である。

本発明によれば、メモリ部ｌと演算部４との間で転送さ
れるアライメントのとれていないデータを調整してデー
タの転送速度を向上させるアライメント調整回路であっ
て、前記メモリ部１から読み出されたデータのアライメ
ントがとれていない時、該データの必要部分だけを結合
し、転送用読み出しデータとして前記演算部４に向けて
転送すると共に、該メモリ部１へ書き込むデータのアラ
イメントがとれておらず必要部分だけが結合された転送
用書き込みデータを受け取った時、該転送用書き込みデ
ータをアドレスに対応させて分離し、該メモリ部１へ供
給する入出力処理部２と、前記メモリ部１から読み出さ
れたデータのアライメントがとれていない時、前記演算
部４に向けて転送された転送用読み出しデータを回転処
理して該演算部４へ供給すると共に、該メモリ部ｌへ書
き込むデータのアライメントがとれていない時、該演算
部４からのデータを回転処理し、前記転送用書き込みデ
ータとして前記入出力処理部２へ転送するデータ回転処
理部３とを具備するアライメント調整回路が提供される
。

〔作　用〕

本発明のアライメント調整回路によれば、入出力処理部
２により、メモリ部１から読み出されたデータのアライ
メントがとれていない時、データの必要部分だけが結合
されて転送用読み出しデータとして演算部４に向けて転
送される。この転送用読み出しデータは、データ回転処
理部３により、回転処理されて演算部４へ供給される。

また、本発明のアライメント調整回路によれば、データ
回転処理部３により、メモリ部１へ書き込むデータのア
ライメントがとれていない時、演算部４からのデータを
回転処理し、転送用書き込みデータとして入出力処理部
２へ転送する。この転送用書き込みデータは、入出力処
理部２により、該転送用書き込みデータのアドレスに対
応して分離され、メモリ部ｌへ供給して書き込まれるよ
うになされている。

このように、本発明のアライメント調整回路は、処理す
るデータがワード境界を跨いでしまう場合でも、該処理
データのアライメントを調整して転送速度を向上させる
ことができる。

〔実施例〕

以下、図面を参照して本発明に係るアライメント調整回
路を詳述する。

第２図は本発明のアライメント調整回路が適用されるア
ライメントのとれていないデータの一例を示す図である
。同図に示されるように、例えば、■ワードが３２ビツ
トのデータをメモリ部から演算部へブロック転送する場
合、メモリ部から読み出されたｌワード長のデータ（４
バイトで構成されたデータ）　Ｂｍ５＋Ｂｍｉ＋ＢＩ１
７＋Ｂｍｓがワード境界−すを跨いで２つのワードに及
ぶとき、すなわち、データＢｍｓ＋Ｂｍｔｈ＋Ｂｍｔが
ワード騙、に含まれ、且つ、データ８ｎ＋ｓがワードＨ
２に含まれるような場合に、本発明が適用される。ここ
で、従来、アライメントのとれていない２つのワード−
１および６に跨がるデータＢａ＋５．Ｂｍ、、Ｂ＋ｓ７
．Ｂｍ、は、２ワードＷ、、Ｗｚ分のデータＢＩＩ１４
１　Ｂ＋ａ５．　Ｂｎ＋６．　Ｂａｔ　；Ｂ１ｍ５＋　
Ｂａ＋ｇ、　８ｍ４．　Ｂｍｓを転送する必要があった
。

第３図は本発明のアライメント調整回路により第２図の
データを処理する様子を説明するための図であり、同図
（ａ）および（ｄ）は、入出力処理部におけるデータ処
理を示し、同図（ｂ）および（ｃ）は、データ回転処理
部におけるデータ処理を示している。

まず、第３図（ａ）に示されるように、メモリ部から読
み出されたデータ（３２ビツト＝４ハイドのデータ）　
Ｂ＋ｍｓ＋Ｂ１１１ｔｈ＋Ｂｆｆｌｔ＋ＢＩＩｌｓ　ワ
ード境界−すを跨ぐ時、すなわち、必要なデータが２つ
のワード−１および−２に渡るとき、入出力処理部にお
いて、ワード稠。

に含まれるデータＢ鵬５ＩＢ１１１６１Ｂｌｌ？　とワ
ード−２に含まれるデータＢｍ＠とを結合してｌツー１
分のデータＢａ＋６＋Ｂｍｓ＋Ｂ＋＋１６＋Ｂｍｔとし
て、ｌワードのデータとして転送を行う。従って、本発
明のアライメント調整回路を使用すると、転送速度を向
上させることができる。さらに、第３図（ｂ）に示され
るように、１ワードとして結合されたデータをデータ回
転処理部で回転処理する。すなわち、４バイトで構成さ
れるｌワードのデータＢ１１１１．Ｂ１１５＋Ｂ１１ａ
＋Ｂ１７をバイト単位でバス線に対して選択的にデータ
を供給することで回転処理し、アライメント調整された
（演算部の入力データとして適した）ｌワードのデータ
ＢＩＩｓ、　Ｂｍｔｈ＋　Ｂａ７．　Ｂｅｓとして、演
算部へ供給される。ここで、入出力処理部におけるバイ
ト毎のデータの結合および分離処理は、従来より使用さ
れている一般的な手法により達成されるので、その構成
および説明は省略する。

次に、例えば、演算部からメモリ部へ書き込むデータの
アライメントがとれていない時、すなわち、メモリ部に
は、第３図（ａ）のような２つのワード−１およびＷ２
に渡って４バイトのデータを書き込む必要がある時、第
３図（ｃ）に示されるように、演算部から出力された１
ワードのデータＢａ５．Ｂ鵬、。

Ｂａｔ、Ｂｍｌｌは、データ回転処理部において、各バ
イト毎のアドレスに応じて回転処理が行われる。すなわ
ち、４バイトで構成される１ワードのデータＢｍｓ＋Ｂ
ｍｔｈ−＋Ｂｍｔ＋Ｂｍｓは、バイト単位でバス線に対
して選択的へ供給され、データのアドレスに対応したｌ
ワードのデータＢａ＋ｓ＋　Ｂｍｓ＋　８０１１１１　
Ｂ１１７とし°ζ入出力処理部へ供給される。そして、
第３図（ｄ）に示されるように、入出力処理部において
、データＢａｄ、。

ａｌｌｌｓ＋ＢＩＲ＆＋”？は該データのアドレスに応
じて分離され、メモリ部に書き込まれることになる。す
なわち、ｌワードのデータＢ＋ａａ＋Ｂｍｓ＋Ｂｍｔｈ
＋Ｂｍｔは、データＢａｄ、とデータ８１１１５．Ｂ１
１６．Ｂｌｌ？が分離され、データ８Ｉ１１．はワード
Ｗ２内の所定アドレスに、また、データＢｍｓ＋Ｂａ６
＋Ｂｎ＋ｔはワード−１内の所定アドレスに書き込まれ
るようになされている。この場合も、必要とされるデー
タの転送は、１回でよいことになるため、転送速度を向
上させることができる。

以下、本発明のアライメント調整回路におけるデータ回
転処理部について詳述する。

第４図は本発明のアライメント調整回路の一実施例にお
ける１ビット分のデータ回転処理回路を示す回路図であ
る。同図に示されるように、１ビット分のデータ回転処
理回路は、ランチ回ＩＩＩＩＬＣおよび選択回路ＳＣを
具備している。ランチ回路ＬＣは、与えられたデータＲ
ＤＤＴ、　ＲＥＤＴを一時的に保持するものであり、ま
た、選択回路ＳＣは、端子ＲＯＴＯ〜ＲＯＴ３に供給さ
れる選択制御信号３０〜Ｓ、に応じて４つの内の１つの
ＮＡＮＤゲートを選択し、ラッチ回路ＬＣの出力を該選
択されたＮＡＮＤゲートの出力端子ＲＤＴＯ〜ＲＤＴ３
に接続されたバス線ＢＬ、〜Ｂｌ、１１に供給するもの
である。ここで、入力として２つのデータ信号ＲＤＤＴ
およびＲＥＤＴが入力選択信号的ＲＤＩおよびＲＥＩに
応じてランチ回路ＬＣに供給されるようになされている
が、この入力は１つの信号（例えば、信号ＲロロＴだけ
）であってもよい。

第５図は本発明のアライメント調整回路の一実施例にお
けるデータ回転処理部を示す回路図であり、第６図は第
５図のデータ回転処理部の動作を説明するための図であ
る。第５図に示すデータ回転処理部は、処理する１ワー
ド（３２ビット：４バイト）のデータに対応して、第４
図のデータ回転処理回路が３２個設けられている。さら
に、これらのデータ回転処理回路Ｒ０〜Ｒ３１は、１バ
イト（８ビツト）毎に４つのブロックとされ、各ブロッ
クには、それぞれ１バイト毎の信号Ａ、Ｂ、Ｃ，Ｄが供
給されている。そして、各データ回転処理回路Ｐ０〜Ｒ
３１の４つの出力は、選択制御信号ＳＯ＋Ｓｌ＋ＳＺ＋
Ｓ、により１つが選択され、該選択された出力に接続さ
れたバス線に対して入力信号を供給するようになされ°
Ｃいる。

具体的に、例えば、１バイトのデータＡが供給される８
つのデータ回転処理回路に０〜Ｒ７を含むブロックにお
いて、データ回転処理回路れでは選択制御信号Ｓ＠＋Ｓ
Ｉ＋Ｓ！＋Ｓ３に応じてそれぞれ８ビツトづつ異なるバ
ス線ＢＬｏ、ＢＬ＠、ＢＬ＋　ｂ、ＢＬｚ＜が選択され
、また、データ回転処理回路Ｒ，ではバス線ＢＬ、、Ｂ
Ｌ９゜ＢＬ＋ｔ、ＢＬｚｓが選択され、さらに、データ
回転処理回路りではバス線肛ｚ、ＢＬ＋ｏ、ＢＬ＋ａ、
ＢＬｚａが選択される。同様に、１バイトのデータＢが
供給される８つのデータ回転処理回路Ｒｓ　”’−Ｒ＋
　ｓを含むブロックにおいて、データ回転処理回路６で
は選択制御信号Ｓ６．Ｓ、、Ｓ２．Ｓ、に応じてそれぞ
れ８ビツトづつ異なるバス線ＢＬｓ、ＢＬ＋６．ＢＬｚ
４．ＢＬｏが選択され、また、データ回転処理回路Ｒ７
ではバス線肛、＋ＢＬ＋ｔ＋ＢＬｚｓ＋ＣＬ、が選択さ
れ、さらに、データ回転処理回路Ｒ３゜はバス線ＢＬ＋
ｏ、肛＋ａ、ＢＬｚａ、ＢＬｚが選択される。

従って、第５図のデータ回転処理部は、第６図に示され
るように、選択制御信号Ｓｏ；Ｓ＋　；Ｓｔ；Ｓｚに応
じて入力された４バイトのデータ＾、　Ｂ、　Ｃ，Ｄが
＾。

ｕ、ｃ、ｏ；　Ｄ、Ａ、Ｂ、Ｃ，Ｃ，Ｄ、Ａ、Ｂ；　Ｂ
、Ｃ，Ｄ、Ａと回転しテハス線ＢＬｏ”ＢＬ：ｕに供給
することができるようになされている。具体的に、例え
ば、メモリ部から読み出したデータが第３図のようにア
ライメントがとれておらず、入出力処理部により結合さ
れてｌワード（４バイト）のデータＢｍｓ、　８ｍ５．
　Ｂｍｂ＋　Ｂ１１１？が転送されたとき、データ回転
処理部では、選択制御信号Ｓ１を受けてデータＢｎ＋ｓ
＋　Ｂｌａｓｔ　Ｂ１１６．　Ｂ１１ｔをデータＢｍｇ
、　８ｍ６＋　Ｂｌ＊？＋　Ｂｍｌに回転処理して演算
部に供給するごとになる。このように、本発明のアライ
メント調整回路は、例えば、第５図に示されるデータ回
転処理部によって実現されるものである。

〔発明の効果〕

以上、詳述したように、本発明のアライメント調整回路
は、処理するデータがワード境界を跨いでしまう場合で
も、該処理データのアライメントを調整して転送速度を
向上させることができる。

【図面の簡単な説明】

第１図は本発明に係るアライメント調整回路の原理を示
すブロック図、 第２図は本発明のアライメント調整回路が適用されるア
ライメントのとれていないデータの一例を示す図、 第３図は本発明のアライメント調整回路により第２図の
データを処理する様子を説明するための図、 第４図は本発明のアライメント調整回路の一実施例にお
ける１ビツト分のデータ回転処理回路を示す回路図、 第５図は本発明のアライメント調整回路の一実施例にお
けるデータ回転処理部を示す回路図、第６図は第５図の
回転処理部の動作を説明するだめの図である。 （符号の説明） １・・・メモリ部、 ２・・・入出力処理部、 ３・・・データ回転処理部、 ４・・・演算部。

Claims (1)

1. 【特許請求の範囲】 １、メモリ部（１）と演算部（４）との間で転送される
   アライメントのとれていないデータを調整してデータの
   転送速度を向上させるアライメント調整回路であって、 前記メモリ部から読み出されたデータのアライメントが
   とれていない時、該データの必要部分だけを結合し、転
   送用読み出しデータとして前記演算部に向けて転送する
   と共に、該メモリ部へ書き込むデータのアライメントが
   とれておらず必要部分だけが結合された転送用書き込み
   データを受け取った時、該転送用書き込みデータをアド
   レスに対応させて分離し、該メモリ部へ供給する入出力
   処理部（２）と、 前記メモリ部から読み出されたデータのアライメントが
   とれていない時、前記演算部に向けて転送された転送用
   読み出しデータを回転処理して該演算部へ供給すると共
   に、該メモリ部へ書き込むデータのアライメントがとれ
   ていない時、該演算部からのデータを回転処理し、前記
   転送用書き込みデータとして前記入出力処理部へ転送す
   るデータ回転処理部（３）とを具備するアライメント調
   整回路。 ２、前記データ回転処理部は、回転処理する１ワードの
   データを１バイト毎の単位でバス線を選択して回転処理
   するようになっている請求項第１項に記載のアライメン
   ト調整回路。 ３、アライメントのとれていない２ワードに跨がる１ワ
   ード長のデータのアライメントを調整してデータの転送
   速度を向上させるアライメント調整回路であって、 メモリ部から読み出されたデータのアライメントがとれ
   ていない時、必要なデータをバイト単位で結合して１ワ
   ードの転送用読み出しデータを演算処理部に向けて転送
   し、該転送された転送用読み出しデータをバイト単位で
   回転処理してデータのアライメントをとって演算処理部
   へ供給するようにしたことを特徴とするアライメント調
   整回路。 ４、アライメントのとれていない２ワードに跨がる１ワ
   ード長のデータのアライメントを調整してデータの転送
   速度を向上させるアライメント調整回路であって、 メモリ部へ書き込むデータのアライメントがとれていな
   い時、該データのアドレスに応じて該データをバイト単
   位で回転処理し、１ワードの転送用書き込みデータとし
   てメモリ部に向けて転送し、該転送された転送用書き込
   みデータを該データのアドレスに応じて分離してメモリ
   部に記憶させるようにしたことを特徴とするアライメン
   ト調整回路。