JP2763207B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP2763207B2 JP2763207B2 JP3095666A JP9566691A JP2763207B2 JP 2763207 B2 JP2763207 B2 JP 2763207B2 JP 3095666 A JP3095666 A JP 3095666A JP 9566691 A JP9566691 A JP 9566691A JP 2763207 B2 JP2763207 B2 JP 2763207B2
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- JP
- Japan
- Prior art keywords
- data
- byte
- order
- processing apparatus
- memory
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/768—Data position reversal, e.g. bit reversal, byte swapping
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
Description
【０００１】 ［発明の目的］
【０００２】
【産業上の利用分野】この発明は、１命令が１ワードデ
ータからなる複数の命令を同時に実行可能な情報処理装
置に関し、特にプロセッサと外部メモリとのデータ接続
の仕方を可変にした情報処理装置に関する。
ータからなる複数の命令を同時に実行可能な情報処理装
置に関し、特にプロセッサと外部メモリとのデータ接続
の仕方を可変にした情報処理装置に関する。
【０００３】
【従来の技術】コンピュータシステムのデータ中のｂｙ
ｔｅ（８ビット）単位のデータに対するアドレスの付け
方は規格が統一されておらず、２通りの方式がある。
ｔｅ（８ビット）単位のデータに対するアドレスの付け
方は規格が統一されておらず、２通りの方式がある。
【０００４】図３（ａ）のように、ＭＳＢ側のｂｙｔｅ
から順にアドレスを増加させていくＢｉｇ−ｅｎｄｉａ
ｎと、逆にＬＳＢ側のｂｙｔｅから順にアドレスを増加
させていくＬｉｔｔｌｅ−ｅｎｄｉａｎである。このた
め、ｂｙｔｅ単位でアクセスすると両方式では順序が逆
になり、データ交換の際には不都合を生じ、互換性が保
てない。
から順にアドレスを増加させていくＢｉｇ−ｅｎｄｉａ
ｎと、逆にＬＳＢ側のｂｙｔｅから順にアドレスを増加
させていくＬｉｔｔｌｅ−ｅｎｄｉａｎである。このた
め、ｂｙｔｅ単位でアクセスすると両方式では順序が逆
になり、データ交換の際には不都合を生じ、互換性が保
てない。
【０００５】一方、最近の傾向として、ＲＩＳＣプロセ
ッサの中でもスーパースカラＶＬＩＷといった、１サイ
クルで複数命令が同時実行可能な高速性を追求するプロ
セッサが主流になっている。これらのプロセッサはデー
タを外部メモリとやり取りする際も、一度に多くのデー
タの転送ができるようにバス幅を広く取り、これに伴っ
て外部メモリとの間に多くの接続ピンを備えている。
ッサの中でもスーパースカラＶＬＩＷといった、１サイ
クルで複数命令が同時実行可能な高速性を追求するプロ
セッサが主流になっている。これらのプロセッサはデー
タを外部メモリとやり取りする際も、一度に多くのデー
タの転送ができるようにバス幅を広く取り、これに伴っ
て外部メモリとの間に多くの接続ピンを備えている。
【０００６】例えば、４ｗｏｒｄ（１ｗｏｒｄは３２ビ
ット）を外部メモリから一度に取り込むような場合、Ｂ
ｉｇ−ｅｎｄｉａｎあるいはＬｉｔｔｌｅ−ｅｎｄｉａ
ｎのデータは、図３（ｂ）のように外部メモリ１１に記
憶されているが、これらを接続ピンを通して読むと図３
（ｃ）のようになる。すなわち、４つの接続ピン群Ａ，
Ｂ，Ｃ，Ｄ（１つの接続ピン群は３２本）から図の順序
でデータを読み込むことになる。
ット）を外部メモリから一度に取り込むような場合、Ｂ
ｉｇ−ｅｎｄｉａｎあるいはＬｉｔｔｌｅ−ｅｎｄｉａ
ｎのデータは、図３（ｂ）のように外部メモリ１１に記
憶されているが、これらを接続ピンを通して読むと図３
（ｃ）のようになる。すなわち、４つの接続ピン群Ａ，
Ｂ，Ｃ，Ｄ（１つの接続ピン群は３２本）から図の順序
でデータを読み込むことになる。
【０００７】このとき、プロセッサ１３の内部のハード
ウェアは、Ｂｉｇ−ｅｎｄｉａｎかＬｉｔｔｌｅ−ｅｎ
ｄｉａｎで構成されているので、これと異なる形式のデ
ータをアクセスするときには、２つの点で問題となる。
ウェアは、Ｂｉｇ−ｅｎｄｉａｎかＬｉｔｔｌｅ−ｅｎ
ｄｉａｎで構成されているので、これと異なる形式のデ
ータをアクセスするときには、２つの点で問題となる。
【０００８】１つは、ワード（３２ｂｉｔ）内でのｂｙ
ｔｅデータの順序が逆ということ、もう１つは、４つの
データの順序が逆であるという点である。
ｔｅデータの順序が逆ということ、もう１つは、４つの
データの順序が逆であるという点である。
【０００９】ｂｙｔｅ順の逆転に対しては、両方式に対
応できるため、図７に示すように、ｂｙｔｅ単位の入れ
換え回路が必要である。もし、この回路を設けたとして
も、ワードの逆順により、以下の点が問題として残る。
応できるため、図７に示すように、ｂｙｔｅ単位の入れ
換え回路が必要である。もし、この回路を設けたとして
も、ワードの逆順により、以下の点が問題として残る。
【００１０】スーパースカラなどの場合、図４のように
外部メモリから複数の命令データを同時に読み込み、プ
ロセッサチップ１３に内臓される命令レジスタ１２に取
り込む。上で述べたように、プロセッサチップ１３の内
部のハードウェアは、常に命令の順番がＢｉｇ−ｅｎｄ
ｉａｎあるいはＬｉｔｔｌｅ−ｅｎｄｉａｎに固定され
ている。このため、異なるｅｎｄｉａｎのデータに対し
ては、命令の順番が反転してしまい、プロセッサによる
演算制御ができなくなる。
外部メモリから複数の命令データを同時に読み込み、プ
ロセッサチップ１３に内臓される命令レジスタ１２に取
り込む。上で述べたように、プロセッサチップ１３の内
部のハードウェアは、常に命令の順番がＢｉｇ−ｅｎｄ
ｉａｎあるいはＬｉｔｔｌｅ−ｅｎｄｉａｎに固定され
ている。このため、異なるｅｎｄｉａｎのデータに対し
ては、命令の順番が反転してしまい、プロセッサによる
演算制御ができなくなる。
【００１１】これを回避するために、図５のように命令
レジスタ１２の前にＳＥＬ（セレクタ）を設け、データ
を交換する方法が考えられるが、上記のｂｙｔｅの入れ
換え回路も設けなければならないので、データバス幅に
比例してバス配線によるチップサイズの増大が著しい。
レジスタ１２の前にＳＥＬ（セレクタ）を設け、データ
を交換する方法が考えられるが、上記のｂｙｔｅの入れ
換え回路も設けなければならないので、データバス幅に
比例してバス配線によるチップサイズの増大が著しい。
【００１２】さらに、セレクタを設けたとしても、倍精
度の浮動小数点データを扱うときには、図６（ａ）のよ
うに２ワードが連続したフォーマットになっている倍精
度データが、ワード単位で交換すると同図（ｂ）のよう
なフォーマットになってしまう。なお、図６において、
ｓはサイン（符号）、ｅは指数部、ｆは仮数部を示す。
度の浮動小数点データを扱うときには、図６（ａ）のよ
うに２ワードが連続したフォーマットになっている倍精
度データが、ワード単位で交換すると同図（ｂ）のよう
なフォーマットになってしまう。なお、図６において、
ｓはサイン（符号）、ｅは指数部、ｆは仮数部を示す。
【００１３】
【発明が解決しようとする課題】このように、従来のプ
ロセッサと外部メモリを接続する情報処理装置は、異な
るｅｎｄｉａｎのデータに対してｂｙｔｅの順番と命令
の順番が反転してしまい、演算制御ができなくなるとい
う問題があった。また、２ワード以上の連続したデータ
を用いて演算する場合には、データのフォーマットが使
用不可能なフォーマットになってしまうという欠点があ
った。
ロセッサと外部メモリを接続する情報処理装置は、異な
るｅｎｄｉａｎのデータに対してｂｙｔｅの順番と命令
の順番が反転してしまい、演算制御ができなくなるとい
う問題があった。また、２ワード以上の連続したデータ
を用いて演算する場合には、データのフォーマットが使
用不可能なフォーマットになってしまうという欠点があ
った。
【００１４】そこでこの発明は、このような従来の事情
に鑑みてなされたものであり、その目的とするところ
は、ｂｙｔｅ単位のアクセスを行うときには、ｂｙｔｅ
アドレスの２ｂｉｔをｅｎｄｉａｎの種類に応じて反転
させ、外部メモリに記憶されているデータの順番に対応
してプロセッサと外部メモリとの接続の仕方を可変する
ことにより、演算制御を可能にすると共に、２ワード以
上の連続したデータとして演算可能にすることができる
情報処理装置を提供することにある。
に鑑みてなされたものであり、その目的とするところ
は、ｂｙｔｅ単位のアクセスを行うときには、ｂｙｔｅ
アドレスの２ｂｉｔをｅｎｄｉａｎの種類に応じて反転
させ、外部メモリに記憶されているデータの順番に対応
してプロセッサと外部メモリとの接続の仕方を可変する
ことにより、演算制御を可能にすると共に、２ワード以
上の連続したデータとして演算可能にすることができる
情報処理装置を提供することにある。
【００１５】 ［発明の構成］
【００１６】
【課題を解決するための手段】上記目的を達成させる為
に、本発明による情報処理装置は、データ処理装置と、
このデータ処理装置に接続したメモリとからなり、前記
メモリから前記プロセッサへ、夫々複数のバイトデータ
からなるワードデータを複数同時に転送可能であり、前
記メモリへ与えるバイトアドレスを反転する回路を備
え、前記メモリと前記プロセッサとの接続が、同時に転
送可能なデータ内のワードの並び順が逆転するように行
われている。
に、本発明による情報処理装置は、データ処理装置と、
このデータ処理装置に接続したメモリとからなり、前記
メモリから前記プロセッサへ、夫々複数のバイトデータ
からなるワードデータを複数同時に転送可能であり、前
記メモリへ与えるバイトアドレスを反転する回路を備
え、前記メモリと前記プロセッサとの接続が、同時に転
送可能なデータ内のワードの並び順が逆転するように行
われている。
【００１７】また、この発明は、前記データ処理装置の
内部に、２ワード以上の連続したデータを用いて演算を
行う演算器と、ワード単位でのデータの入れ換えを行う
入れ換え手段とを備えている。
内部に、２ワード以上の連続したデータを用いて演算を
行う演算器と、ワード単位でのデータの入れ換えを行う
入れ換え手段とを備えている。
【００１８】
【作用】上記構成において、この発明は、ｂｙｔｅ単位
のアクセスを行うときには、ｂｙｔｅアドレスの２ｂｉ
ｔを反転させることによって、Ｂｉｇ−ｅｎｄｉａｎ、
Ｌｉｔｔｌｅ−ｅｎｄｉａｎの両方式に対応できる。ま
た、この発明は、プロセッサ（データ処理装置）と外部
メモリ（記憶装置）とを接続するときの接続ピンの対応
を、システム全体で予め決定されているＢｉｇ−ｅｎｄ
ｉａｎあるいはＬｉｔｔｌｅ−ｅｎｄｉａｎに応じて可
変する。
のアクセスを行うときには、ｂｙｔｅアドレスの２ｂｉ
ｔを反転させることによって、Ｂｉｇ−ｅｎｄｉａｎ、
Ｌｉｔｔｌｅ−ｅｎｄｉａｎの両方式に対応できる。ま
た、この発明は、プロセッサ（データ処理装置）と外部
メモリ（記憶装置）とを接続するときの接続ピンの対応
を、システム全体で予め決定されているＢｉｇ−ｅｎｄ
ｉａｎあるいはＬｉｔｔｌｅ−ｅｎｄｉａｎに応じて可
変する。
【００１９】さらに、この発明は、倍精度浮動小数点デ
ータのようなワード単位に連続したデータを扱うとき
は、プロセッサ内の演算器にセレクタを設け、入力され
る前にワード単位でデータの入れ換えを行う。
ータのようなワード単位に連続したデータを扱うとき
は、プロセッサ内の演算器にセレクタを設け、入力され
る前にワード単位でデータの入れ換えを行う。
【００２０】
【実施例】以下、図面を参照にしながらこの発明の実施
例を説明する。図８は、この発明の情報処理装置におけ
るｂｙｔｅアドレス（２ｂｉｔ）の対応関係を示す説明
図である。
例を説明する。図８は、この発明の情報処理装置におけ
るｂｙｔｅアドレス（２ｂｉｔ）の対応関係を示す説明
図である。
【００２１】同図において、２ｂｉｔのバイトアドレス
が３通り示してあるが、上段はＬｉｔｔｌｅ−ｅｎｄｉ
ａｎ、中段がＢｉｇ−ｅｎｄｉａｎ、下段がＢｉｇ−ｅ
ｎｄｉａｎのビットを反転したものである。これによる
と、反転をすると両方式共、アドレスは同じになる。従
って、ビットの反転により、ｂｙｔｅデータはメモリ上
の同じ位置に格納される。ビットの反転回路は、図９に
示すように、排他的論理和回路で簡単に構成するこどが
できる。
が３通り示してあるが、上段はＬｉｔｔｌｅ−ｅｎｄｉ
ａｎ、中段がＢｉｇ−ｅｎｄｉａｎ、下段がＢｉｇ−ｅ
ｎｄｉａｎのビットを反転したものである。これによる
と、反転をすると両方式共、アドレスは同じになる。従
って、ビットの反転により、ｂｙｔｅデータはメモリ上
の同じ位置に格納される。ビットの反転回路は、図９に
示すように、排他的論理和回路で簡単に構成するこどが
できる。
【００２２】図１は、この発明の情報処理装置における
データと接続ピンの対応関係を示す説明図である。前提
として、上記のｂｙｔｅアドレス反転により、ｂｙｔｅ
の順は揃っているものとする。
データと接続ピンの対応関係を示す説明図である。前提
として、上記のｂｙｔｅアドレス反転により、ｂｙｔｅ
の順は揃っているものとする。
【００２３】同図において、上段がＢｉｇ−ｅｎｄｉａ
ｎでデータが記憶されている外部メモリからデータを読
み出したときの順番を、下段がＬｉｔｔｌｅ−ｅｎｄｉ
ａｎでデータが記憶されている外部メモリからデータを
読み出したときの順番を、中段がプロセッサと外部メモ
リを接続する接続ピンを示す。
ｎでデータが記憶されている外部メモリからデータを読
み出したときの順番を、下段がＬｉｔｔｌｅ−ｅｎｄｉ
ａｎでデータが記憶されている外部メモリからデータを
読み出したときの順番を、中段がプロセッサと外部メモ
リを接続する接続ピンを示す。
【００２４】上段および下段のデータは、バイト単位の
データであり、０〜Ｆはバイトアドレス（反転前）、ａ
〜ｐはバイトデータを区別するための識別子である。接
続ピンＡ〜Ｐは、バイト単位で各データと対応してい
る。
データであり、０〜Ｆはバイトアドレス（反転前）、ａ
〜ｐはバイトデータを区別するための識別子である。接
続ピンＡ〜Ｐは、バイト単位で各データと対応してい
る。
【００２５】この図から分かるように、Ｂｉｇ−ｅｎｄ
ｉａｎの場合は、接続ピンＡと外部メモリのアドレス０
とを接続させ、ピンＢとアドレス１とを接続させ、同様
にピンＣ〜Ｐとアドレス１〜Ｆとを接続させる。Ｌｉｔ
ｔｌｅ−ｅｎｄｉａｎの場合は、ピンＡとアドレス３と
を接続させ、ピンＢとアドレス２とを接続させ、同様に
ピンＣ〜Ｐとアドレス１〜Ｃとを接続させる。
ｉａｎの場合は、接続ピンＡと外部メモリのアドレス０
とを接続させ、ピンＢとアドレス１とを接続させ、同様
にピンＣ〜Ｐとアドレス１〜Ｆとを接続させる。Ｌｉｔ
ｔｌｅ−ｅｎｄｉａｎの場合は、ピンＡとアドレス３と
を接続させ、ピンＢとアドレス２とを接続させ、同様に
ピンＣ〜Ｐとアドレス１〜Ｃとを接続させる。
【００２６】このように、システムのｅｎｄｉａｎに応
じて接続ピンＡ〜Ｐの接続の仕方を可変することによ
り、バイトデータａ〜ｐと接続ピンＡ〜Ｐとの関係は一
貫性が保たれ、命令順が逆転することがなくなる。
じて接続ピンＡ〜Ｐの接続の仕方を可変することによ
り、バイトデータａ〜ｐと接続ピンＡ〜Ｐとの関係は一
貫性が保たれ、命令順が逆転することがなくなる。
【００２７】図２は、２ワード以上の連続したデータを
扱う演算器システムの構成を示すブロック図である。Ｉ
Ｕ（整数演算ユニット）１とＦＰＵ（浮動小数点演算ユ
ニット）２が、６４ビットデータバス０，１を介して接
続されている。ＦＰＵ２の入力の手前には、セレクタ
（ＳＥＬ）が設けられており、各セレクタにはワード単
位にデータが入力されている。
扱う演算器システムの構成を示すブロック図である。Ｉ
Ｕ（整数演算ユニット）１とＦＰＵ（浮動小数点演算ユ
ニット）２が、６４ビットデータバス０，１を介して接
続されている。ＦＰＵ２の入力の手前には、セレクタ
（ＳＥＬ）が設けられており、各セレクタにはワード単
位にデータが入力されている。
【００２８】このように、セレクタを設けることによっ
てワード単位でデータを入れ換えることができ、ｅｎｄ
ｉａｎの違いに拘らず常に２ワードの連続したデータと
することができる。
てワード単位でデータを入れ換えることができ、ｅｎｄ
ｉａｎの違いに拘らず常に２ワードの連続したデータと
することができる。
【００２９】以上のように、接続ピンＡ〜Ｐの接続の仕
方を可変することによってワード単位のアクセスに関し
ては問題ない。また、２ワードのデータに関しては主に
ＦＰＵ２で使用されるので、入力の手前でｅｎｄｉａｎ
に応じてワード単位の入れ換えを行う。入れ換えの指定
はダイナミックにできるので、どちらのｅｎｄｉａｎの
データでも扱うことができる。
方を可変することによってワード単位のアクセスに関し
ては問題ない。また、２ワードのデータに関しては主に
ＦＰＵ２で使用されるので、入力の手前でｅｎｄｉａｎ
に応じてワード単位の入れ換えを行う。入れ換えの指定
はダイナミックにできるので、どちらのｅｎｄｉａｎの
データでも扱うことができる。
【００３０】
【発明の効果】以上説明したように、この発明の情報処
理装置によれば、接続ピンの接続の仕方を、外部メモリ
に記憶されているデータの昇順あるいは降順に応じて可
変することができる。これにより、命令の順番が逆転す
ること無く、プロセッサによる制御が可能となる。
理装置によれば、接続ピンの接続の仕方を、外部メモリ
に記憶されているデータの昇順あるいは降順に応じて可
変することができる。これにより、命令の順番が逆転す
ること無く、プロセッサによる制御が可能となる。
【００３１】また、演算器の入力の手前にワード単位で
データを入れ換える手段を設けることにより、常に連続
したデータとして扱うことができる。
データを入れ換える手段を設けることにより、常に連続
したデータとして扱うことができる。
【図１】この発明の情報処理装置におけるデータと接続
ピンの対応関係を示す説明図である。
ピンの対応関係を示す説明図である。
【図２】２ワード以上の連続したデータを扱う演算器シ
ステムの構成を示すブロック図である。
ステムの構成を示すブロック図である。
【図３】従来のｅｎｄｉａｎの違いにより読み出された
データの順序を示す概念図である。
データの順序を示す概念図である。
【図４】従来の接続ピンとプロセッサの対応関係を説明
する説明図である。
する説明図である。
【図５】プロセッサ内にセレクタを設けた、従来の接続
ピンとプロセッサの対応関係を説明する説明図である。
ピンとプロセッサの対応関係を説明する説明図である。
【図６】倍精度浮動小数点データのフォーマットを示す
データ構成図である。
データ構成図である。
【図７】従来のプロセッサ内に設けられている入れ換え
回路を示す回路図である。
回路を示す回路図である。
【図８】この発明の情報処理装置におけるｂｙｔｅアド
レス（２ｂｉｔ）の対応関係を示す説明図である。
レス（２ｂｉｔ）の対応関係を示す説明図である。
【図９】この発明の情報処理装置に用いられる、ビット
の反転回路を示す回路図である。
の反転回路を示す回路図である。
０〜Ｆ バイトアドレス ａ〜ｐ 識別子 Ａ〜Ｐ 接続ピン １ ＩＵ（整数演算ユニット） ２ ＦＰＵ（浮動小数点演算ユニット）
Claims (3)
- 【請求項１】 データ処理装置と、このデータ処理装置
に接続したメモリとからなり、前記メモリから前記デー
タ処理装置へ、夫々複数のバイトデータからなるワード
データを複数同時に転送可能であり、前記メモリへ与え
るバイトアドレスを反転する回路と、前記メモリ内のバ
イトデータの並び順と前記データ処理装置で処理するバ
イトデータの並び順が異なるか否かに応じで接続の仕方
を可変とするための手段とを備え、同時に転送可能なデ
ータ内のワードの並び順が必要に応じて逆転するように
行われていることを特徴とする情報処理装置。 - 【請求項２】 前記バイトアドレスを反転する回路で
は、前記メモリ内のバイトデータの並び順と前記データ
処理装置内で処理するバイトデータの並び順が異なるこ
とを示す信号と、前記バイトアドレスとの排他的論理和
が計算されることを特徴とする特許請求の範囲第１項記
載の情報処理装置。 - 【請求項３】 前記ワードデータは４バイトからなり、
４ワードが同時に転送可能であることを特徴とする特許
請求の範囲第２項記載の情報処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095666A JP2763207B2 (ja) | 1991-04-25 | 1991-04-25 | 情報処理装置 |
| US07/872,359 US5630084A (en) | 1991-04-25 | 1992-04-23 | System for converting data in little endian to big endian and vice versa by reversing two bits of address referencing one word of four words |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095666A JP2763207B2 (ja) | 1991-04-25 | 1991-04-25 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04363736A JPH04363736A (ja) | 1992-12-16 |
| JP2763207B2 true JP2763207B2 (ja) | 1998-06-11 |
Family
ID=14143821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3095666A Expired - Fee Related JP2763207B2 (ja) | 1991-04-25 | 1991-04-25 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5630084A (ja) |
| JP (1) | JP2763207B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928349A (en) * | 1995-02-24 | 1999-07-27 | International Business Machines Corporation | Mixed-endian computing environment for a conventional bi-endian computer system |
| US5907865A (en) * | 1995-08-28 | 1999-05-25 | Motorola, Inc. | Method and data processing system for dynamically accessing both big-endian and little-endian storage schemes |
| US5848436A (en) * | 1996-03-06 | 1998-12-08 | International Business Machines Corporation | Method and apparatus for efficiently providing data from a data storage medium to a processing entity |
| US5828884A (en) * | 1996-05-23 | 1998-10-27 | Advanced Micro Devices, Inc. | Method for compiling a software program and executing on a system which converts data between different endian formats |
| US5898896A (en) * | 1997-04-10 | 1999-04-27 | International Business Machines Corporation | Method and apparatus for data ordering of I/O transfers in Bi-modal Endian PowerPC systems |
| EP1119805B8 (en) * | 1998-10-10 | 2006-05-03 | Transitive Limited | Endian transformation |
| US6691307B2 (en) * | 1999-08-03 | 2004-02-10 | Sun Microsystems, Inc. | Interpreter optimization for native endianness |
| US6567884B1 (en) * | 2000-03-21 | 2003-05-20 | Cypress Semiconductor Corp. | Endian-controlled counter for synchronous ports with bus matching |
| JP2001306295A (ja) * | 2000-04-26 | 2001-11-02 | Nec Corp | エンディアン変換装置及びエンディアン変換方法 |
| JP4446373B2 (ja) | 2003-03-19 | 2010-04-07 | パナソニック株式会社 | プロセッサ、データ共有装置 |
| US20050066146A1 (en) * | 2003-09-19 | 2005-03-24 | Intel Corporation | Endian conversion |
| CN1838666B (zh) * | 2005-03-24 | 2010-04-28 | 华为技术有限公司 | 一种跨操作系统平台的字节序转换方法 |
| US7870316B1 (en) * | 2006-12-29 | 2011-01-11 | Unisys Corporation | System and method for providing an inline data conversion for multiplexed data streams |
| CN102968330B (zh) * | 2012-11-27 | 2015-08-19 | 武汉大学 | 一种固件代码反汇编中端模式差异的处理方法 |
| US9853810B1 (en) * | 2016-09-30 | 2017-12-26 | International Business Machines Corporation | Message padding for bit-oriented and bit-reversed input messages |
| CN108021444B (zh) * | 2017-11-06 | 2022-04-05 | 珠海格力智能装备有限公司 | 数据处理方法和装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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