JPH03142533A - １０進データのチェック回路 - Google Patents
１０進データのチェック回路Info
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- JPH03142533A JPH03142533A JP1281010A JP28101089A JPH03142533A JP H03142533 A JPH03142533 A JP H03142533A JP 1281010 A JP1281010 A JP 1281010A JP 28101089 A JP28101089 A JP 28101089A JP H03142533 A JPH03142533 A JP H03142533A
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- 238000001514 detection method Methods 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 11
- 230000010365 information processing Effects 0.000 claims description 8
- 230000000873 masking effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
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- G—PHYSICS
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-
- G—PHYSICS
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
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- G06F2207/3808—Details concerning the type of numbers or the way they are handled
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- G06F2207/3816—Accepting numbers of variable word length
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、可変長１０進データのチェック方式に関する
。ここに扱う１０進データは１バイトで２桁を表わすパ
ック１０進数とする。
。ここに扱う１０進データは１バイトで２桁を表わすパ
ック１０進数とする。
可変長１０進オペランドは、第２図で示す様なフォーマ
ットをしており、最下位桁は符号コードである。一般に
可変長１０進データを扱う情報処理装置は、可変長１０
進演算を行う場合、メモリから読み出した可変長１０進
オペランドのコードの正当性をチェックする。
ットをしており、最下位桁は符号コードである。一般に
可変長１０進データを扱う情報処理装置は、可変長１０
進演算を行う場合、メモリから読み出した可変長１０進
オペランドのコードの正当性をチェックする。
また、メモリ上の可変長１０進オペランドは命令語が示
す先頭アドレスとオペランドの長さによって指示される
。情報処理装置は、命令語が示す可変長１０進オペラン
ドの先頭アドレスとオペランド長より、目的のデータを
メモリから読出しコードのチェックをし、演算を実行し
て、その結果をメモリへ書き込む。
す先頭アドレスとオペランドの長さによって指示される
。情報処理装置は、命令語が示す可変長１０進オペラン
ドの先頭アドレスとオペランド長より、目的のデータを
メモリから読出しコードのチェックをし、演算を実行し
て、その結果をメモリへ書き込む。
高速化が要求される情報処理装置では、可変長１０進オ
ペランドを取込む時、４バイト単位や８バイト単位とい
うように演算データパスのビット幅分のデータを一度に
取り込む。そのため、オペランド長が取り込むバイト数
で割り切れない場合、本来オペランドに含まれないデー
タも取込まれてしまう。このようなデータを無効にする
ため、情報処理装置はオペランドのマスク装置を備える
。
ペランドを取込む時、４バイト単位や８バイト単位とい
うように演算データパスのビット幅分のデータを一度に
取り込む。そのため、オペランド長が取り込むバイト数
で割り切れない場合、本来オペランドに含まれないデー
タも取込まれてしまう。このようなデータを無効にする
ため、情報処理装置はオペランドのマスク装置を備える
。
マスク装置は、オペランド長より、無効桁位置を算出し
て、入力されたデータの無効桁のみをＯに差し換え、有
効桁はそのまま出力し、演算装置へオペランドを供給す
る。オペランドのチェック回路に対しても前記マスク装
置を通ったオペランドが供給されることにより、無効桁
を含んだデータを一度にチェックすることができる。
て、入力されたデータの無効桁のみをＯに差し換え、有
効桁はそのまま出力し、演算装置へオペランドを供給す
る。オペランドのチェック回路に対しても前記マスク装
置を通ったオペランドが供給されることにより、無効桁
を含んだデータを一度にチェックすることができる。
可変長オペランドの長さ１が奇数である場合、最上位バ
イトの上位桁は本来オペランドのデータとして扱われな
い。しかし、バイトマシンでは扱うデータがバイト単位
であるため、このような場合、最上位バイトの上位桁は
Ｏであることを保証しなければならない。
イトの上位桁は本来オペランドのデータとして扱われな
い。しかし、バイトマシンでは扱うデータがバイト単位
であるため、このような場合、最上位バイトの上位桁は
Ｏであることを保証しなければならない。
そこで、従来、最上位バイトの上位桁がＯであることを
チェックするため、最上位桁位置をオペランド長より算
出し示す装置を有し、その装置が示す最上位桁位置に対
して０チェックを行っていた。
チェックするため、最上位桁位置をオペランド長より算
出し示す装置を有し、その装置が示す最上位桁位置に対
して０チェックを行っていた。
上述した従来の可変長１０進データのチェック方式では
、オペランド長より最上位桁位置を算出する装置を有し
ているため、ハードウェア量が増加するという欠点があ
る。
、オペランド長より最上位桁位置を算出する装置を有し
ているため、ハードウェア量が増加するという欠点があ
る。
第１の本発明の方式は、可変長１０進オペランドのオペ
ランド長より、入力データの無効桁位置を算出し、指示
し、これにより前記入力データの無効桁をマスクする機
能を有する情報処理装置における１０進データのチェッ
ク方式において、前記指示された無効桁位置と有効桁位
置との境目を検出することでオペランドの最上位桁位置
を検出し、最上位桁と隣接する１桁が特定の値でなけれ
ばならない場合、検出した最上位桁位置に基づき、隣接
する上桁のチェックを行い、特定の値でなかった場合に
例外を報告する手段を含むことを特徴とする。
ランド長より、入力データの無効桁位置を算出し、指示
し、これにより前記入力データの無効桁をマスクする機
能を有する情報処理装置における１０進データのチェッ
ク方式において、前記指示された無効桁位置と有効桁位
置との境目を検出することでオペランドの最上位桁位置
を検出し、最上位桁と隣接する１桁が特定の値でなけれ
ばならない場合、検出した最上位桁位置に基づき、隣接
する上桁のチェックを行い、特定の値でなかった場合に
例外を報告する手段を含むことを特徴とする。
第２の本発明の方式は、処理対象となるパック形式１０
進データのオペランド長と演算データパス上の入力デー
タのビット幅とが異なる情報処理装置における１０進デ
ータのチェック方式において、 前記オペランド長を解読して前記入力データの無効桁位
置を示すデコーダと、 該デコーダの出力から、前記オペランド長が奇数である
場合に最上位バイト位置に対応する信号を出力する最上
位バイト位置検出回路と、前記入力データを構成する各
バイト内の上位桁でＯでないことを検出するバイト対応
の０検出回路とを有し、 前記オペランド長が奇数である場合に、最上位桁がＯで
ないことが検出された場合にも例外報告を行なうことを
特徴とする。
進データのオペランド長と演算データパス上の入力デー
タのビット幅とが異なる情報処理装置における１０進デ
ータのチェック方式において、 前記オペランド長を解読して前記入力データの無効桁位
置を示すデコーダと、 該デコーダの出力から、前記オペランド長が奇数である
場合に最上位バイト位置に対応する信号を出力する最上
位バイト位置検出回路と、前記入力データを構成する各
バイト内の上位桁でＯでないことを検出するバイト対応
の０検出回路とを有し、 前記オペランド長が奇数である場合に、最上位桁がＯで
ないことが検出された場合にも例外報告を行なうことを
特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
メモリから読み出された可変長１ｏ進オペランドは、４
バイトのオペランドレジスタ５に右づめにセットされる
。無効桁指示レジスタ４は、オペランドレジスタ５の１
桁にビットが対応した構成をしている。デコーダ６は入
力されたオペランド長より、第３図に示す様なパターン
をデコードし出力する。デコーダ６より出力されたパタ
ーンは対応するオペランドがオペランドレジスタ５にセ
ットされると同時に無効桁指示レジスタ４にセットされ
る。
バイトのオペランドレジスタ５に右づめにセットされる
。無効桁指示レジスタ４は、オペランドレジスタ５の１
桁にビットが対応した構成をしている。デコーダ６は入
力されたオペランド長より、第３図に示す様なパターン
をデコードし出力する。デコーダ６より出力されたパタ
ーンは対応するオペランドがオペランドレジスタ５にセ
ットされると同時に無効桁指示レジスタ４にセットされ
る。
マスク回路３は、オペランドレジスタ５の出力に対して
、各桁毎に対応する無効桁指示レジスタ４の１ビツトの
値が“１′′の時は″“０°′に差し換え、値が“Ｏ″
の時はオペランドレジスタ５の対応する桁の値をそれぞ
れ出力する。マスク回路３を通過したオペランドは、演
算回路へ供給されると同時に例外検出回路２１に送られ
る。
、各桁毎に対応する無効桁指示レジスタ４の１ビツトの
値が“１′′の時は″“０°′に差し換え、値が“Ｏ″
の時はオペランドレジスタ５の対応する桁の値をそれぞ
れ出力する。マスク回路３を通過したオペランドは、演
算回路へ供給されると同時に例外検出回路２１に送られ
る。
例外検出回路２１は、マスク回路３の出力に対して最下
位桁は符号のチェックを、最下位桁を除く各桁に対して
は１０進コードであることのチェックを行い、不正コー
ドを検出した場合に信号線２１０にＩＩ Ｉ ＩＩを出
力する。例外検出回路２２は、最上位バイトの上位桁が
“Ｏ１１であることのチェックを行う。
位桁は符号のチェックを、最下位桁を除く各桁に対して
は１０進コードであることのチェックを行い、不正コー
ドを検出した場合に信号線２１０にＩＩ Ｉ ＩＩを出
力する。例外検出回路２２は、最上位バイトの上位桁が
“Ｏ１１であることのチェックを行う。
第４図は第１図の最上位バイト位置検出回路１及び例外
検出回路２２をより詳細に示したブロック図である。最
上位バイト位置検出回路ｌは４個のＡＮＤゲートから成
り、無効桁指示レジスタ４の隣り合ったビットを比較し
、オペランド長ｇが奇数の場合、最上位バイトに対応す
る信号の出力を“′１′°とする。
検出回路２２をより詳細に示したブロック図である。最
上位バイト位置検出回路ｌは４個のＡＮＤゲートから成
り、無効桁指示レジスタ４の隣り合ったビットを比較し
、オペランド長ｇが奇数の場合、最上位バイトに対応す
る信号の出力を“′１′°とする。
例外検出回路２２における４つのＯ検出回路２２１．２
２２，２２３および２２４は、オペランドレジスタ５の
それぞれ１桁目、３桁目、５桁目および７桁目、すなわ
ち各バイトの上位桁がそれぞれ“０”でないことを検出
し出力する回路で、それぞれの回路からの出力は、最上
位バイト位置検出回路１の出力により１つが選択され例
外検出回路２２の出力となる０例外検出回路２２の出力
と信号線２１の２本はＯＲされ、結果がパ１”の時は例
外を検出したものとして報告される。
２２，２２３および２２４は、オペランドレジスタ５の
それぞれ１桁目、３桁目、５桁目および７桁目、すなわ
ち各バイトの上位桁がそれぞれ“０”でないことを検出
し出力する回路で、それぞれの回路からの出力は、最上
位バイト位置検出回路１の出力により１つが選択され例
外検出回路２２の出力となる０例外検出回路２２の出力
と信号線２１の２本はＯＲされ、結果がパ１”の時は例
外を検出したものとして報告される。
以上説明したように本発明は、可変長１０進オペランド
のチェックをする時、無効桁マスクのための無効桁指示
レジスタの値を利用して最上位バイトの位置を検出する
ことにより、回路を簡単にでき、ハードウェア量を削減
できる効果がある。
のチェックをする時、無効桁マスクのための無効桁指示
レジスタの値を利用して最上位バイトの位置を検出する
ことにより、回路を簡単にでき、ハードウェア量を削減
できる効果がある。
第１図は本発明の一実施例のブロック図、第２図は可変
長１０進オペランドのフォーマット図、第３図はデコー
ダ６のデコードパターン図、第４図は第１図における最
上位バイト位置検出回路１と例外検出回路２２の詳細な
ブロック図である。 １・・・最上位バイト位置検出回路、３・・・オペラン
ドマスク回路、４・・・無効桁指示レジスタ、５・・・
オペランドレジスタ、６・・・デコーダ、２２．２３・
・・例外検出回路、２２１，２２２，２２３，２２４・
・・Ｏ検出回路。
長１０進オペランドのフォーマット図、第３図はデコー
ダ６のデコードパターン図、第４図は第１図における最
上位バイト位置検出回路１と例外検出回路２２の詳細な
ブロック図である。 １・・・最上位バイト位置検出回路、３・・・オペラン
ドマスク回路、４・・・無効桁指示レジスタ、５・・・
オペランドレジスタ、６・・・デコーダ、２２．２３・
・・例外検出回路、２２１，２２２，２２３，２２４・
・・Ｏ検出回路。
Claims (2)
- （１）可変長１０進オペランドのオペランド長より、入
力データの無効桁位置を算出し、指示し、これにより前
記入力データの無効桁をマスクする機能を有する情報処
理装置における１０進データのチェック方式において、 前記指示された無効桁位置と有効桁位置との境目を検出
することでオペランドの最上位桁位置を検出し、最上位
桁と隣接する１桁が特定の値でなければならない場合、
検出した最上位桁位置に基づき、隣接する１桁のチェッ
クを行い、特定の値でなかった場合に例外を報告する手
段を含むことを特徴とする１０進データのチェック方式
。 - （２）処理対象となるパック形式１０進データのオペラ
ンド長と演算データパス上の入力データのビット幅とが
異なる情報処理装置における１０進データのチェック方
式において、 前記オペランド長を解読して前記入力データの無効桁位
置を示すデコーダと、 該デコーダの出力から、前記オペランド長が奇数である
場合に最上位バイト位置に対応する信号を出力する最上
位バイト位置検出回路と、 前記入力データを構成する各バイト内の上位桁で０でな
いことを検出するバイト対応の０検出回路とを有し、 前記オペランド長が奇数である場合に、最上位桁が０で
ないことが検出された場合にも例外報告を行なうことを
特徴とする１０進データのチェック方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281010A JP2504847B2 (ja) | 1989-10-27 | 1989-10-27 | １０進デ―タのチェック回路 |
| FR909013370A FR2653912B1 (fr) | 1989-10-27 | 1990-10-29 | Circuit de garantie de zero pour un chemin de donnees ayant une largeur de bits differente de la longueur d'un operande decimal condense. |
| US07/604,270 US5274830A (en) | 1989-10-27 | 1990-10-29 | Zero warranty circuit for data path having different bit width from the length of packed decimal operand |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281010A JP2504847B2 (ja) | 1989-10-27 | 1989-10-27 | １０進デ―タのチェック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03142533A true JPH03142533A (ja) | 1991-06-18 |
| JP2504847B2 JP2504847B2 (ja) | 1996-06-05 |
Family
ID=17633024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281010A Expired - Lifetime JP2504847B2 (ja) | 1989-10-27 | 1989-10-27 | １０進デ―タのチェック回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5274830A (ja) |
| JP (1) | JP2504847B2 (ja) |
| FR (1) | FR2653912B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022520712A (ja) * | 2019-02-15 | 2022-04-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 命令の実行における桁検証チェック制御 |
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| JPS5827241A (ja) * | 1981-08-12 | 1983-02-17 | Hitachi Ltd | 十進演算装置 |
| US4615016A (en) * | 1983-09-30 | 1986-09-30 | Honeywell Information Systems Inc. | Apparatus for performing simplified decimal multiplication by stripping leading zeroes |
-
1989
- 1989-10-27 JP JP1281010A patent/JP2504847B2/ja not_active Expired - Lifetime
-
1990
- 1990-10-29 US US07/604,270 patent/US5274830A/en not_active Expired - Fee Related
- 1990-10-29 FR FR909013370A patent/FR2653912B1/fr not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2504847B2 (ja) | 1996-06-05 |
| FR2653912A1 (fr) | 1991-05-03 |
| FR2653912B1 (fr) | 1993-09-03 |
| US5274830A (en) | 1993-12-28 |
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