JPS5890251A - パリテイ検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の分野 本発明はデータ処理システムにおけるパリティ検査装置
に関する。史に具体的には、データが再配列又ｄ：フオ
ーマツＩ−ｒヒされ、それによってデータを構成するバ
イトの各々が、通常関連しているパリテづ・ビットから
分１１！ｌｌされた場合のパリティ検査装置に関する。

周辺入出力装置幻：、ディジタル・データ・プロセッサ
へ、データ全２通コード比キャラクタの杉で与える。そ
の場合、各キャラクタは、弔−のアルファベット文字、
数字、図形記シ云句続点、又はＮｉ１ＪＩ［キャラクタ
を表わす。現Ｙｉ′Ｅの典型的な大型ゾーン・プロセッ
サの場合、各キャラクタは１バイトの長ざ全有する。７
バイトは８飼の連続した２進データ・ビットのシーケン
スとして定義これる。８飼のビットは２５６種の異った
独特のコートゴ直を与える。従って、キャラクタ・セッ
トは２５６イ重までの異ったキャラクタを表わすことが
できる。

数字データの場合、入出力装置からのデータはゾーン１
０進杉式である。その」場合、各キャラクタ又はバイト
の低順位にある４ビツトは、ゾーン・フィールド’ｋｌ
Ｔｔ成する。４ビツトのディジット・フィールドは１０
進ディジット（直の２進コート゛ｒし１０進表現全含み
、４ビットのゾーン・フィールドは独特のゾーン・コー
ドを含む。このゾーン・コードは、キャラクタがアルフ
ァベット、図杉記号、又は制菌キャラクタではなく数値
であること全指定する。

不幸にして、現在の大部分のデータ・プロセッサにおい
て数１直計算を実行する算術論叩ユニット（３） は、ゾーン形式にある数１直データを処理することがで
きない。ゾーン・フィールドが存在すると、誤った結果
が牛しる。虻って、久ｃ１１１力装置から受取られたソ
゛−ン数１直データを［小用して数１直計算全実行する
前に、それをバック１ｏ進形式へ変換することが必要で
ある。これｉ＋２、ゾーン・フィールド全削除し、デ４
ジット・フィールドを相互に隣接σぜて、デ１ジット・
）づ−ルドのみを有スる連続したシーケンスへ［形成す
ることによって達成きれる。このゾーン１ヒ式からパッ
ク１ヒ式へのフォーマット変換は、普通、「バッキング
」と呼ばれている。

数１１ｉ′絹−１ｆ５の紀ｊ果全ルーツ辺入出力装ｆｉ
゛〒へ送る場合には、逆の■態が起る。データが入１４
１力装置へ戻される前に、数置結果はパック１Ｆ９式か
らゾーン形式へ変換されねば斤らない。こ九−、デ１ジ
ット・）１−ルド全分甑して、中間スペースへ数値キャ
ラクタに対する独特のゾーン・フ１−ルド・コードを挿
入することを必要とする。このパック形式からゾーン形
式へのフォーマット変換は、普通、「（４） アンバッキング」と呼ばれる。

上記の結果を達成するため、データ処理システムで防用
されるデータ形式変換装置は、Ｆｏｉｎその藺による米
国特許第３１６８７２３号及びＢｏｎｎｅｒその曲によ
る米国特許第４１４１００５号に記載てれている。この
ような装置のバ１ト・シフト機能又はフォーマット変換
局面は良好に動作するものの、フォーマット変換装置に
入るデータ・バス上でハＩＪテ１全検食する手段は、こ
れまでユーザーにとって利用可能でなかった。例えば、
Ｂ　ｏ　ｎ　ｎ　ｅ　ｒその曲による特許の場合、デー
タ・バ１トの各々に関連している８個のパリテトビット
は、データ・バ１トから削除てれる。次いでパυテトビ
ットは、宛先レジスタへ通σれる。

宛先レジスタにおいて、各バ１トはそれに関連したパリ
チ１．ビットと共に再アセンブルされる・その時点で、
パリティ・チェック全実行することができる。

不幸にして、この時点でパリテトエラーが発見きれても
、その原因を容易に識別することができない。その時の
パリティ・エラーは、屯に特定のデータ・バ１ト及びそ
の関連したハリテトビットが、バ１ト・シフタに入る前
にエラーであったことを意味するのかも知れない。史に
、そのパリテトエラーは、シフタ回路に故障が生じ、パ
リテトエラーとなったことを意味するのかも知れない。

大部分の場合、エラーの公理は実際的でないか不ｒｊ］
’［ヒである。

本発明の目的及び要約 本発明の王たる目的は、バイト・シフタ又はデータ１φ
式変換器に対するデータ・バス入力全体のパリチー１を
検査する回路を提供することである。

本発明のｆ１１２の目的は、バづ１・・シフタの入力デ
ータ・バスのためのパリチーＩ　Ｓ査藩であって１つの
エラー検査回路のみを必要とするものを提供することで
ある。

本発明のｆ１ハの目的は、Ｉ、Ｓ■又はＶ　Ｌ　Ｓ　Ｉ
回路と容易に両立Ｉ′ｉＴ能であるとともにそれら’ｔ
２用して経済的に実姉することのできるパリティ検査装
置全１足供することである。

本発明の上記の目的は、データ・シフタ／コンバータの
動作から生じる分離可能なデータ・ビットの群の各々に
ついて、所定のパリチー１慣行に従って、パリテトビソ
トを発生する第１の回路を設けることによって実現され
る。発生σれたパリテトビットは、元のパリテトビット
のｆｉＹ：のために１を含む。元のパリテトビットは、
全てシフタ／コンバータへ入力されたデータ・バ１１・
から無関連にてれる。発生されたパリテトビットは第２
の回路によって論理的にテストａれる。それは、無関連
にされたデータのために、結果の全体的なパリティ信号
を決定しかつ発生するためである。結果のパリティ信号
は、そのモして全険査きれた後に、データ処理システム
ヘパリテトエラーが発見てれたかどうか全知らせるため
にｒ小用てれる。本発明の装置は、ビット・エラーの数
が奇数である時、常に有効に働く。

実施例の説明 第１図は、！旧Ｃ本発明の防１’ｌ’ｌに適した典型的
７１クロプログラム１ｌｉ１１ｉ１ＴＩデ１／タル・デ
ータ・プロセッサのデータ　フロ・−を示す機能的ブロ
ック図である。第２［゛ソＩ←１：、第１０１のプロセ
ッサで使用されるバ１１・・シフタ兼データ・フォーマ
ット変換器１Ａの追加的訂：　ｉ！ＩＩＩを示す。第１
り１及び第２図に示すれるバ４１・・シフタ兼データ・
フォーマット変換器１４の詳細及び動作ｉＩ：、前記米
国特許第４１　Ａ　１０　Ｄ　５　’ｔ”、、−に説、
明σ扛る。特にことわらない限り、第１図に示にｌ）、
るデータ・バス及び機能ユニットは、数バづ１・のデー
タ処理幅を与えられており、多数バー１１−のデータが
並列及び同時に動かプれかつ処■！をれることができる
。例として、基本的データ・フロー幅が８バ１トであり
、各バイトは８１固のデータ・ビットと１１固のパリテ
トチェック・ビットとまり構成されているものと仮定す
る。従って、この列では、データは、大部分、６４ビッ
トの群、として移動でれかつ処理てれる。

（７） 機械言語形式のユーザー・アプリケーション・プログラ
ムは、周辺入出力装置１０によってデータ・プロセッサ
へ与えられる。入出力装置１０は、例えばパンチカード
読取装置又は磁気テープ・ユニットであってよい。プロ
グラムケ構成する命令及びデータは、入出力チャネル１
１、データ・バス１２及び１３、バイト・シフタ兼デー
タ・フォーマット変換器１４、及びデータ・バス１５及
び１６を介してメイン・ストア１７へ与えられる。

その後、プログラムは、メ１ン・ストア１７から１時に
１閏宛命令を読出し、その命令によって要求される動作
を実行し、その結果全メ１ン・ストア１７へ戻すことに
よって実行される。適当な時点で、結果は他の入出力装
置１０（例えば、陰極線表示ユニット、り１プラ１夕又
はプリンタ）へ戻され、ユーザーにとって必要とされる
可視出力又はハードコピー出力が与えられる。これは、
データ、バス１５及び１９、及び入出力チャネル１１に
よって達成式れる。

典型的には、データは、入出力装置１０と人出（８） カチャネル１１との間で、１時に１バ１ト宛転送でれる
。入出力チーＶネル１１　ｉ１Ｈ十分なバッファを含み
、例えば入来データの場合、十分なバづトがバッファに
集積されて、１ａＳ１に８バ１トのデータがデータ・バ
ス１２へ１５えられる。外出データの場合、バッファは
データ・バス１９上で受敗られた８１固のバイトを十分
な時ｔｉｎの間保持し、入出力装置１０へ１時に１バ１
１・の転送が行われ得るようにする。重要な■項は、デ
ータ・プロセッサ内のデータ・バス１２．１３．１５．
１６．１８．１９及び以下の説明で言及する大ｇ１３分
のデータ・バスが８バ１トの幅ケイ１することである。

これは、プロセッサ・データ・バスの各々が７２ビツト
の線又は導体を含むことを意味する。これらの線又は導
体は、８バ１ト・データの各セグメン１ｆｆｔ成する６
４１円のデータ・ビットと８１固のパリテづ・チェック
・ビット全同時に転送することを可能にする。

考慮されているプロセッサは７１クロプログラム型であ
るから、プロセッサ内のプログラム命令及びデータの移
動及び処理は、１ｌｊｌＪ　Ｉｆｆ［Ｉストア２０に記
憶はれたマづクロワードによって制菌される。

制菌ストア２０からは、１時に１門の７１クロワードが
読出され、制御１１レジスタ２１にセットされる。各７
１クロワードは、１マシン・ツー１クルの間だけプロセ
ッサを利刑する。各７１クロワード中の制御）１−ルド
は、デコーダ２２によってデコードされ、基本料両信号
が与えられる。この信号は、プロセッサ内のそれぞれの
データ・バスに関連している訓薗ゲーＩ−を能動［ヒし
たシ無能［ヒしたシする。従って、各７１クロワードは
、そのマシン・す１クルの間、どのデータ・バスが能動
比てれるべきか全決定し、そのマシン・す１クルにおけ
るデータ移動通路を決定することに在る。図を簡準にす
るため、データ・バスｆｌ？ｌｌ　１ｇゲート←Ｌ第１
図に示きれていない。四に、各７１クロワードは、矢の
７１クロワードのアドレスを含む）１−ルドを含む。こ
の次の７１クロワード・アドレスは、次のマシン・″！
７−１クルで防用される７１クロワード全決定するため
、制砥記憶アドレス・レジスタ（Ｃ８ＡＲ）２３へＩフ
えられる。

史に、７１クロワードｄ：ローカル・ストア・アドレス
を含むフ１−ルド全含んでよい。適当な時点テ、ローカ
ル・ストア曽アト゛レスハ、ローカル・ストア２５をア
ドレスするため、ローカル・ストア・アドレス・レジス
タ（ｆ、　Ｓ　Ａ、　Ｒ）　２４へ与エラれる。ローカ
ル・ストア２５は高速レジスタの集合である。これらの
高速レジスタは、データ処叩動作の進行中に必要となる
（又は発生されるう各種のデータ、中間結果、並憶アド
レス等全保持するために１史１月される。

典型的な機械言語ブログラノ・命令シーケンスの手順１
ｖ１１に考察すると、第１のステップは、メ１ン・スト
ア１７から命令をフェッチし、それを命令レジスタ２６
にセットづ−ることである。これは、ローカル・ストア
２５にある命令カウンタから次の命令アドレスを読出し
、そのアドレスを、メ１ン・ストア１７のための記憶ア
ドレス・レジスタ（５ＡＲ）２７ヘセツトすることによ
って達成される。そのようなアドレスは、Ｉ３レジスタ
２８及びアセンブラ２９を介して５ＡＲ２７へ与えられ
る。アドレスでれた命令は、メ１ン・ストア１７から読
出てれ、データ・バス１８及び１３、バゴト・シフタ兼
フォーマット変換器１４、データ・バス１５及び３０、
宛先（Ｄ）レジスタ３１、データ・バス３２及び３３を
介して命令レジスタ２６へ与えられる。命令フェッチ動
作の１部として、命令に含まれるベース及び変６７［Ｅ
からオペランド・アドレスが計ｔ−Ｊれ、その結果が、
ローカル・ストア２５にある適当なオペランド・アドレ
ス・レジスタヘセットサれる。更に、ローカル・ストア
２５にある命令カウンタが更新でれ、矢のマシン命令の
アドレスを含むようにされる。

命令レジスタ２６にあるマシン命令の動作（ＯＰ）コー
ドは、７１クロワードの適当なシーケンスを呼出して、
問題のマシン命令全実行するため、Ｃ８ＡＲ２３へ送ら
れる。異った態様があるが、典型的な場合、メ１ン・ス
トア１７からオペランドをフェッチし、それらをローカ
ル・ストア２５にある適当なレジスタヘセットすること
によって、命令が実行される。次にオペランド゛は所望
のＭ様で処理され、その結果に１、ローカル・ストア２
５へ戻てれる。その陵、結果は、ローカル・ストア２５
から読出てれ、メ１ン・ストア１７の適当な口））−−
ジョンへ’Ｉ−４”　込ｔ　ｈ−ｙ）。ローカル・スト
ア２５からメ１ン・ストア１７へのデータ転送ハ、Ｂレ
ジスタ２８、アセンブラ２９．７’−タ・バス３４、ビ
ット・シフタ３５、データ・バス３６及び１３、バ１ト
・シフタ兼フォーマット変換６１４、データ・バス１５
及び１６を介して実行てれる。

ビット・シフタ３５及びバー′１１・・シフタ兼フォー
７ツ）　変換ｉ？ｉ７１４のバ１ト・シフタ部分ハ、各
種の機械言語プログラム命令の実行中に必要である通常
のデータ・シフト動作を実行するために関１１１−ｇれ
る。上記のプログラム命令は、シフト命令を含むがそれ
に限定きれない。バ１ト・シフタ兼フォーマット変換器
のバ１ト・シフタ部分は、バ１ト・す１ズの増分又はス
テップでデータをシフトシ、ビット・シフタ３５はビッ
ト・す１ズの増分又はステップでデータをシフトする。

従って、ＷＵｋば、２９ビツト（３バ１ト及び５ピント
〕位置の右方シフトが望まれる場合、上記のバづト・シ
フタ部分は、３バ１トの右方シフトを生じるようにセッ
トてれ、ビット・シフタ３５は、５ビツトの右方ンフ）
ｋ生じるようにセットでれ、よって全体で、２９ビツト
のデータ・シフトが右方へ生じるようにてれる。

現在の８バ１ト幅データ・フローの例の場合、バ１ト・
シフタ兼フォーマツ）　変ＦＡ器１４のバ１ト・シフタ
部分は、ゼロから７バ１トまでのシフト全左方又は右方
へ実行するように適合ｆヒσれる。

ビット・シフタ３５は、ゼロから７ビツトまでのシフト
ラ与える。シフトの量及び力面はシフタ別画ユニット４
１に」二って■用ｉ１１される。シフタ１ｌｉｌｌ　ｉ
１１ユニット４１は、制菌レジスタ２１及び命令レジス
タ２６から利砥情報を受取る。

ビット・シフタ３５及びハ１１・・シフタ兼フォーマッ
ト変換器のバ１ト・シフタ部分は、フロースルー型であ
り、シフト・レジスタ型ではない。

換言すれば、８バ１トのデータはシフタに入り、その中
を並列に流れてシフタ出力バス上に現われるが、それは
全てシフト・パルス又はクロック・パルスに頼ること寿
ぐ１つの連続した動作として実行きれる。このような方
法ではなく、シフタ入力バスの導体をシフタ出力データ
・バスにおける導体の適当な１つへ１妾続する３Ｉ：う
に機能する組合せ論理回路を用いて、シフト動作を実行
はせることができる。バー１１−・シフタ及びビット・
シフタの詳細な構成は、前記ＢＯｎ　ｎ　ｅｒ　そのｆ
Ｉ！２の特許に説明されている。

入出力チャネル１１からメ１ン・ストア１７へ与えられ
る数１直データ、又はメ１ン・ストア１７から入出力チ
ャネル１１へ１５えもれる数１直データは、ゾーン１ｎ
進杉式にある。残念ながら、算術論１ｒｌＥ−＝ツｌ−
（Ａ　Ｌ　Ｕ　）　３１１、コ（７）　Ｈ’＝　Ｋ　Ｋ
　アル数置データに対して算術動作を実行することがで
きない。ゾーン・７１−ルドが存在すると、ＡＬＵ３９
は誤った結果全発生する。面って、パッキ７　りｍＪ　
作にｊ：つて、このゾーン１０　Ｘ＊テｌ　’Ｉｔ：バ
ツク１０佃杉式へ変換する必要がある。その変換は、Ａ
ＬＵ３９に数値計算を実行させるため、ゾーン１０進デ
ータがＡＬＵ３９へ送られる前に実行されねばならない
。

数値計算の結果を入出力装置１０へ送る時、逆の問題が
起る。入出力装置１０は、アルファベット、図形記号、
及び制菌キャラクタから数字全区別するため、データが
ゾーン形式にあること全必要とする。その結果、Ａ　Ｌ
　Ｕ　３９から生じた結果の数値データは、それ全入出
力装置１０へ送る前に、「アンバッキング」動作によっ
て、パック形式からゾーン形式へ変換される必要がある
。これは、パックはれたデ１ジット・フ１−ルドカ分離
でれて、それによって作られたギャップの中へゾーン・
コードが挿入されることを要する。ゾーン形式からパッ
ク形式へ、またパック形式からゾーン形式への変換動作
は、１４″？ｉ定のプログラムによって誘導された機械
言語命令によって開始される。

この機械言語命令は、プログラムが実行されている時、
メ１ン・ストア１７に存在しているユーザー・アプリケ
ーション・プログラムの機械言語中に含才れている。バ
ー１１・・シフタ兼フォーマット変換２ｇ１４は、その
Ｊ：うなバッキング及びアンバッキング動作を、同時に
複数のデータ・バイト上で実行するために設けられる。

ことで第２図を参照するど、そこにはバ１ト・シフタ兼
フォーマット変換器１４の望ましい構成が示される。こ
の構成は、Ｂ　ｏ　ｎ　ｎ　ｅ　ｒ　すの池の特許で言
及式れている煩３Ｖ（なビット横断問題を非常にイＪ利
にＦＲ決する。このため、バイト・シフタ兼フォーマッ
ト変換に１４は、その入力データ・バス１３の」二に現
われる８１周のデータ・バ１トの各々において、その最
初のビット（ビット０）及び第５ビツト（ビット４）を
受敗ってそれを処理する第１の集積回路チップ４２を含
む。更に、バ１ト・シフタ兼フォーマット変換７！７ｉ
　ｉ　ａ　Ｂ、入来するデータ、バ１１・のビット１及
び５全処理する第２の集積回路チップ４３、入来データ
・バづトのビット２及び６全処即する第３の集積回路チ
ップ４４、入来データ・バづトのビット３及び７を処理
する第４の年債回路チップ４５を含む。８ｍのパリテト
チェック・ビットは、集積回路チップ４６の上に１件か
れた回路によって処理される。

入力導体群１３ａ−１３ｉの各々は、入力バス１′５上
にあるデータ・ビット及びパリテトビットの適当な１つ
全集積回路チップ４２−４６の適当な１つへ同時に辿す
ための８本の導体を含む。

列えば、導体ｒｔＴ：１３　ａは、８飼のデータ・バー
１１−の各々のピッ）Ｄのビラトラ、集積回路チップ４
２へ同時に与え、導体群１３ｅは、ビット４のビットに
ついて同様のことを行う。出力導体群１５ａ−１５ｉの
各々は、集積回路ｄ２−７Ｉ６からｌＬｉＬｉ−タ・バ
ス１５へ、データ・ビット及びパリテトビット２通丁８
本の導体を含む。集積回路チップ４２−４６、及びバス
１６及び１５の詳細は、Ｂ　ｏ　ｎ　ｎ　ｅ　ｒそのｆ
ｌｔｌの特〃「全参照することによって知られる。

本発明を叩解するに当って、転送でれた８飼のバ１トの
各々に関連したそれぞれのパリチづ・ビットは、例えば
バッキング動作の１部として、データ・バ１トから除去
されること全理解すれば十分である。１ν終的には、各
パリテトビットは、それが関連していたバづ１・と再結
合てれ、パリチー１を検査することができる。しかし、
この時点でなでれる倹介ば、発見をれたパリテトエラー
の叩出を決定することができない。その叩出は、データ
がバ１１・・シフタｑＩＬフォーマット変換器（シフタ
／コンバータ）１４へ入ったｎ：５．７’−夕がエラー
であったのかもγ目れず、又幻コバ１ト・シフタ」［〔
フォーマット変換２に１４それ自体の中でエラーが生じ
たのかも知れない。シフタ／コンバータの入力データ・
バス１３へ茨届；σれるデータ・バスの各々をテストづ
−ることは火際的でなく、コストがかかる。何故ならば
、入力の各々について、１つのパリティ険介機構か必要
となるからである。

第１１シＩに示σれるｊ−１ｊ純叱でれた構成において
、少なくとも入出力チャネル１１、メ１ン・ストア１７
、ピッ！・・シフタ３５からの入力がパリチ１険査を受
けなければならない。現実には、プロセッサが複雅゛に
なると、バス１６に対しては、例えばＭＱレジスタから
の入力のように、いくつかの追加的入力が存在する。も
（−バリテトエラーｋＨ別し、又はその影響全無効にす
るためには、入力の各々が検査σれねばならない。従っ
て、シフタ／コンバータ１４からの出力全検査すること
によって、パリチー１を調べることが経済的に賢明なや
り刀である。何故ならば、シフタ／コンバータ１４１ｄ
、関係する全ての入力線が導かれる基本回路だからであ
る。しかし、この場合、それは教利雪流のやり刀では達
成できない。何故ならば、パリテトビットは、険８正の
対象としているデータ・バ１トから無関連にきれている
からである。この問題は、本発明の使用によって克服さ
れる。

第２図に示されるように、集積回路チップ４２−４６の
各々に出力線５０ａ−５０ｉが設けられる。これらの出
力線の各々は、シフタ／コンバータ１４の入力データ・
バス上に存在する８バ１ト・データ・ワードのそれぞれ
のビット群を、それら出力線上で与えるように適合１ヒ
されている。かくて、各バ１トのビットが無関連にきれ
た陵であってそれらがフォーマット比される前に、それ
らビットは出力線５０ａ−５［］ｔ　ｌ−に現われる。

出力線５０ａは、バス１３へ与えられた８個のバイトの
８旧のＯビットの全て全１般送する。同様に、出力線５
０　ｂ　−５０ｈは、それぞれ８１固のバイトの１−７
ビツト孕搬送する。８個のパリテトビットは、出力線５
０１によって搬送てれる。

ここで第３図全参照すると、入力線５０ａ−５０４？Ｊ
：、それぞれパリチづ発生器５２ａ−５２ｉへ接続てれ
ている。パリテ１発生’ｉ！ｇ　５２　ａ　−５２１の
各々は同じものであり、同じ」二うに機能する、それら
の各々は８ビットの群全受取り、所定の方式（この場合
、全体的なシステム・パリチ１と一致きせるため、奇数
パリチ１を採用する。、）に従って、それら８ビツトの
ためにバリテトビット全発生する。第３図のパリテ１発
生器の配列は、上記のパリテ１刀式に従って、無関連に
でれたビットの９閏の群の各々について１つのパリテト
ビット全発生をせる。かくて、出力線５０ａは、シフタ
／コンバータ１４の入力バス１６の上に始めに現われた
８１周のバ１トからｌｙられたゼロ・ビットの全てを搬
送する。

こね、らの８［固のビットはパリチー′Ｉ発生器５２ａ
によって加算され、桁上りは放棄てれる。もしその結果
がゼロ又は偶数であれば、それに１が加えられ、再グル
ープ比てれた８ビツトのためのパリテトビットとなる。

これは、奇数パリティの慣行と一致を保つ。逆に、加算
結果が１であれば、パリティ・ビットはゼロへ同定てれ
る。いずれの場合にも、発生されたパリテトビットは、
パリテ１発生ｋ　５２　ａの出力線５４ａの上に現われ
る。

ｆｌｆｑのビット群（パリテトビツトのための群を含む
）に対するパリティ・ビットも、同様に発生され、それ
ぞれ出力線５４ｂ−５４ｉ上に竹かれる。

次に、発生てれた９１固のハリチづ・ビットは排他的Ｏ
Ｒ（Ｘ　ＯＲ）回路の木５６の入力へ与えられる。木５
６は、それに対する入力線５４ａ−５４１の全てのハリ
チ１が奇数である時にのみ、線５８上に高の論理出力を
発生する。木５６は、一連のＸＯＲケートに含み、これ
らゲートはカスケード状に接続でれて木（ｔｒｅｅ）’
ｅ影形成る。それは第３図では図全簡ｊｌｊ、にするた
め屯−の素子として示てれているが、必要な数のＸＯＲ
ゲートがグループになっているものと叩解てれたい。従
って、木５６への入力信じは、実際には対になっており
、複数の排（１２的ＯＲケ−１・へ入力される。その結
果も対に在っており、それが他のＸＯＲゲートへ送られ
る。このステップが必要なだけ繰返でれて、木５６への
入力の全数が使用でれる。次に、元のデータの７２ビッ
トの全での出力ハリチづ信号が、木５６の出力５８に現
われる。従って、発生σ！７−たパリテイ信号シ・の全
てをツ１スケート状に接続した結果は、無関ｉ１５にで
れたビットのために発生されたパリテイ信号が、奇数ビ
ットの変更全表わすかどうかを示すパリテイ信号である
。勿論、偶数の補償的エラーにＬ演出されない。

次に、木５６の出力信シ）邑二ラッチ６０へ送られる。

その出力線６２は、木５６０出力１直を表わす。

もし出力線６２が論ｎＪｊ　１であれば、これは、苓数
ハリテ１の約束に基き、パリテトエラーが発生したこと
全意味し、適当な警報を与えることができる。もしハリ
チ１の約束として、偶数パリティが選択きれたならば、
線６２上の結果のパリティ信号は、ハリチー１が旧しい
時、論理コヘセットされる。当業者にとって、無関連に
されたビットのハリチー１’ｉ決定する上記の構成は、
奇数のビットが変更された時にのみ有効に働くことがわ
かるであろう。偶数のエラーは、相互の効果を打消して
しまうからである。代替方法として、木５６の出力５８
は、適当な比較器６４によって、王しいパリチー１を表
わす信号６６と比較することができる。

それによって、結果のハリチづ信号が王しいかどうかを
決定することができる。もしそれが旧しくなければ、そ
の旨を示す信号が比較器６４の出力線６８上に発生され
、その信号を警報のために使用することができる。

【図面の簡単な説明】

第１図は典型的な７１クロプログラム制亜データ処叩シ
ステムであってデータ・シフタ／コンバータがその動作
要件に適するようにデータ形式全変更するものの機ｔｌ
’Ｑブロック図を示し、第２図は第１図のシステムでＩ
Ｚ　Ｉ■Ｊされるデータ・シフト兼フォーマット変換装
埴の機〔ｉ目ブロック図を示し、第３図は本発明に従っ
てパリティを決定するビット発生手段及び論理回路手段
全示す機ｆｆごブロック図ケ示す。 ５２ａ〜５２１・・・・パリテ１発生２７，５６・・・
・排他的ＯＲの木、６０・・・・ラッチ、６４・・・・
比較器。

Claims (1)

【特許請求の範囲】
1. データ処理システムの中で処Ｂ！！すれる多バイト・デ
   ータのパリティを検査する装置にして、それぞれのデー
   タ・バイトが所定のパリテイ力式に従って発生されたパ
   リティ・ピラトラ有する複数のデータ・パイ）を搬送す
   る多バイト・データ・バスと、該多バイト・データ・バ
   スからデータ・バイトを受取り、パリティ・ビットがそ
   れと関連したデータ・バイトと無関連になるような態様
   で動作することによってパリティ・ビットのついていな
   いデータ・バイト’に出力するバイト・シフト回路と、
   該バイト・シフト回路から出力されたデータ・バイト及
   び元のパリテ４・ビットを受取り、上記所定のパリテイ
   力式に従って、上記バイト・シフト回路から出力された
   各データ・バイトのために新しいパリティ・ビラトラ発
   生する回路と、上記新しいパリティ・ビットを受取って
   それらを比較し、かつ」二記所定のパリテイ力式に従っ
   て、上記多バイト・データ・バスから上記バイト・シフ
   ト回路へ通をれたデータのパリテ１を示す出力信号を発
   生する回路と全具備するパリティ検査装置。