KR100346123B1 - 데이터 통신 시스템에서 패러티 검사 장치 및 방법 - Google Patents
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Abstract
본 발명은 데이터 통신 시스템에서 검사대상 데이터의 상위 절반의 비트열과 하위 절반의 비트열에 대한 반복적인 xor 연산을 수행한다. 이로인해, 본 발명은 n회의 반복 루프만에,
Description
본 발명은 데이터 통신 시스템에서 오류검사 장치 및 방법에 관한 것으로, 특히 패러티 검사 장치 및 방법에 관한 것이다.
종래의 패러티 (Parity)검사는 검사대상 데이터의 각 비트(Bit)를쉬프트(Shift) 시키고, 각 비트에 캐리(Carry)(예:'1'의 값)가 발생하였는지를 검사한다. 그리고 상기 캐리가 발생한 각 비트를 카운트 하며, 검사대상 데이터의 모든 비트를 쉬프트 시킨 후에 카운트값을 mod 2 연산하여 그 나머지가 '0' 인지 또는 '1'인지를 판단하여 검사대상 데이터의 패리티를 검사하게 된다.
도 1은 데이터 통신 시스템에서 종래의 패러티 검사 방법을 나타낸 흐름도이다.
110단계에서 먼저 루프값과 카운트값을 '0'으로 초기화 한다. 그리고 120단계에서 검사대상 데이터의 각 비트를 쉬프트 한다. 그리고 130단계에서 각 비트에 캐리가 발생하는지를 검사한다. 상기 캐리가 발생하면, 140단계에서 상기 카운트값을 증가 시킨다. 그리고 150단계에서 상기 루프값을 증가 시킨다. 그리고 상기 130단계에서 캐리가 발생하지 않으면, 상기 140단계를 수행하지 않고 바로 상기 150단계를 수행한다. 그리고 160단계에서 상기 루프값이 검사대상 데이터의 길이(Length)보다 크거나 같은지를 검사한다. 상기 루프값이 검사대상 데이터의 길이 보다 크거나 같지 않으면, 상기 120단계 부터의 동작을 다시 수행한다. 그리고 상기 루프값이 검사대상 데이터의 길이 보다 크거나 같으면, 170단계에서 상기 카운트값에 대하여 mod 2 연산을 수행한다. 그리고 180단계에서 상기 연산값에 대한 나머지에 따라 패러티 검사를 수행한다.
상기 도 1의 설명에서와 같이, 데이터 통신 시스템에서 종래의 패러티 검사 방법은 검사대상 데이터의 각 비트 마다 루프를 돌면서 캐리 발생여부를 검사하였다는 것을 알 수가 있다. 이로인해 검사대상 데이터의 길이가 증가하게 되면, 상기한 바와 같이, 모든 비트를 쉬프트 하여 카운트를 해야 하기 때문에 검사에 요하는 시간이 검사대상 데이터의 비트수에 비례하여 증가하게 되는 단점이 있다. 예를 들어, 검사대상 데이터의 비트수가개라고 하면, 루프 반복 횟수 역시 상기번이 된다.
또한 상기한 바와 같이, 종래의 패러티 검사 방법은 검사대상 데이터의 각 비트를 순차적으로 검사하며, 캐리가 발생한 비트(예:'1'비트)들에 대한 add 연산을 수행하고 다시 그 연산결과를 mod 2 연산을 수행하여 그 나머지값을 판단하여 패러티 검사를 수행하였다. 그러나 xor연산은 상기 add 연산과 mod 2 연산을 동시에 수행하는 연산으로서, xor 연산이 패러티 검사에 적용된다면, 패러티 검사 시간이 단축될 수가 있을 것이다.
따라서 본 발명의 목적은 데이터 통신 시스템에서 검사대상 데이터에 대한 패러티 검사 시간을 단축 시킬 수 있는 장치 및 방법을 제공함에 있다.
그리고 본 발명의 다른 목적은 데이터 통신 시스템에서비트수를 가지는 검사대상 데이터에 대한 루프 반복 횟수를 n번으로 감소 시키는 장치 및 방법을 제공함에 있다.
그리고 본 발명의 또 다른 목적은 데이터 통신 시스템에서 검사대상 데이터의 상위 절반의 비트열과 하위 절반의 비트열에 대한 반복적인 xor 연산을 수행하여 최종결과값에 따른 패러티 검사를 수행하는 장치 및 방법을 제공함에 있다.
그리고 본 발명의 또 다른 목적은 데이터 통신 시스템에서 검사대상 데이터의 길이()를 검사하여 루프 반복 횟수(n)를 결정하며, 상기 검사대상 데이터의 길이 또는 배타적 논리합 연산된 결과값의, 상위 절반의 비트열과 하위 절반의 비트열을 상기 루프 반복 횟수 만큼 배타적 논리합 연산하여, 최종 결과값에 따라 상기 검사대상 데이터에 대한 패러티 검사를 수행하는 장치 및 방법을 제공함에 있다.
상기와 같은 목적들을 달성하기 위한 본 발명은 데이터 통신 시스템에서 패러티 검사 장치가, 검사대상 데이터값 또는 배타적 논리합 연산 결과값을 저장하는 제1 및 제2임시저장 레지스터와, 상기 제1임시저장 레지스터 저장값에 대하여 상기 검사대상 데이터 길이 또는 상기 배타적 논리합 연산 결과값의 길이의 절반의 비트 만큼을 쉬프트 시키는 쉬프터와, 상기 제1임시저장 레지스터 저장값과 상기 제2임시저장 레지스터 저장값에 대하여 상기 배타적 논리합 연산을 수행하는 연산기와, 상기 검사대상 데이터의 길이()를 검사하고 루프 반복 횟수(n)를 결정하여 상기 배타적 논리합 연산결과값을 상기 제1 및 제2임시저장 레지스터에 저장 시키고, 상기 루프 반복 횟수 만큼의 배타적 논리합 연산이 끝나면 상기 임시저장 레지스터 저장값의 최종 결과값에 따라서 상기 검사대상 데이터에 대한 패러티 검사를 수행하는 제어기로 이루어짐을 특징으로 한다.
그리고 본 발명은 데이터 통신 시스템에서 패러티 검사 방법이, 검사대상 데이터의 길이()를 검사하여 루프 반복 횟수(n)를 결정하고 제1 및 제2임시저장 레지스터에 상기 검사대상 데이터를 저장하는 제1단계와, 상기 두 개의 임시저장 레지스터 중에서 해당 임시저장 레지스터에 저장되는 저장값에 대하여, 검사대상 데이터의 길이 또는 배타적 논리합 연산된 결과값의 길이의 절반의 비트 만큼 쉬프트 시키는 제2단계와, 상기 제1임시저장 레지스터와 제2임시저장 레지스터의 저장값에 대한 상기 배타적 논리합 연산을 수행하여 상기 제1 및 제2임시저장 레지스터에 저장하고 상기 제2단계부터의 동작을 상기 루프 반복 횟수 만큼 수행하는 제3단계와, 상기 제3단계의 수행 후, 해당 임시저장 레지스터 저장값의 최상위 또는 최하위 비트에 따라 상기 검사대상 데이터에 대한 패러티 검사를 수행하는 제4단계로 이루어짐을 특징으로 한다.
도 1은 데이터 통신 시스템에서 종래의 패러티 검사 방법을 나타낸 흐름도.
도 2는 디지털 통신 시스템에서 본 발명의 실시예에 따른 패러티 검사의 동작 과정을 도시한 도면.
도 3은 데이터 통신 시스템에서 본 발명의 실시예에 따른 패러티 검사의 구성을 도시한 도면.
도 4는 데이터 통신 시스템에서 본 발명의 실시예에 따른 패러티 검사 방법을 도시한 흐름도.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 하기 설명에서는 구체적인 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 발명은 데이터 통신 시스템에서 패러티 검사 시간을 단축 시키기 위하여, add 연산과 mod 2 연산을 순차적으로 수행하지 않고 xor 연산을 이용한다. 이때, 본 발명은 먼저 검사대상 데이터(데이터 길이 M =)의 상위 절반의 비트열과 하위 절반의 비트열에 대하여 서로 xor 연산을 수행한다.
그리고 본 발명은 xor 연산된 결과값의 상위 절반의 비트열과 하위 절반의 비트열을 다시 xor 연산하며, 상기한 xor 연산된 결과값에 대한 xor 연산 동작을 n(n=)회 반복 수행한 결과값에 따라서 패러티 검사를 수행한다.
예를 들어, 검사대상 데이터(=8비트 길이, n=3)의 값이 '1001 1110'이라고 하자. 본 발명은 먼저 상기 검사대상 데이터의 상위 절반의 비트열('1001')과 하위 절반의 비트열('1110')을 xor 연산한다. 이때, 상기 xor 연산을 위하여, 본 발명의 실시예에서 검사대상 데이터를 제1임시저장 레지스터와 제2임시저장 레지스터에 저장한다. 그리고 본 발명은 제1임시저장 레지스터값에 대하여 검사대상 데이터 길이의 절반인비트(4비트) 만큼 쉬프트 연산을 수행한다. 그리고 본 발명은 상기 제1임시저장 레지스터값과 제2임시저장 레지스터값에 대한 xor 연산을 수행한다.
그리고 본 발명의 실시예에서, 상기 제1임시저장 레지스터 및 제2임시저장 레지스터에 상기 xor 연산 결과를 저장한다. 이때, 만약 상기 쉬프트 연산의 방향이 오른쪽이고 임시저장 레지스터의 길이가 검사대상 데이터의 길이와 동일한 경우, 상기 xor 연산 결과값('0111')을 제외한 상기 제1임시저장 레지스터 및 제2임시저장 레지스터의 상위 4비트의 값은 필요없는 쓰레기값이 된다.
그리고 본 발명은 상기 xor 연산된 결과값('0111')에 대하여 상위 절반의 비트열('01')과 하위 절반의 비트열('11')을 다시 xor 연산한다. 이때, 상기 xor 연산을 위하여, 본 발명의 실시예에서 상기 xor 연산된 결과값('0111')을 제1임시저장 레지스터와 제2임시저장 레지스터에 저장한다. 그리고 본 발명은 제1임시저장 레지스터값에 대하여 상기 xor 연산된 결과값의 길이의 절반인비트(2비트) 만큼 쉬프트 연산을 수행한다. 그리고 본 발명은 상기 제1임시저장 레지스터값과 제2임시저장 레지스터값에 대한 xor 연산을 수행한다. 이때, 상기 xor 연산된 결과값('10')을 제외한 상기 제1임시저장 레지스터 및 제2임시저장 레지스터의 상위 6비트의 값은 필요없는 쓰레기값이 된다.
그리고 본 발명은 상기 xor 연산된 결과값('10')에 대하여 상위 절반의 비트('1')와 하위 절반의 비트('0')를 다시 xor 연산한다. 이때, 상기 xor 연산을 위하여, 본 발명의 실시예에서 상기 xor 연산된 결과값('10')을 제1임시저장 레지스터와 제2임시저장 레지스터에 저장한다. 그리고 본 발명은 제1임시저장 레지스터값에 대하여 상기 xor 연산된 결과값의 길이의 절반인비트(1비트) 만큼 쉬프트 연산을 수행한다. 그리고 본 발명은 상기 제1임시저장 레지스터값과 제2임시저장 레지스터값에 대한 xor 연산을 수행한다. 이때, 본 발명의 실시예에서 상기 xor 연산의 결과값('1')을 제외한 상기 제1임시저장 레지스터 및 제2임시저장 레지스터의 상위 7비트의 값은 필요없는 쓰레기값이 되며, 최하위의 비트(LSB)의 값('1')이 최종 결과값이 된다. 즉, 상기 최하위의 비트값이 '1'인 경우에는 검사대상 데이터의 '1'의 개수가 홀수개가 되며, '0'인 경우에는 검사대상 데이터의 '1'의 개수가 짝수개가 된다.
상기한 바와 같이, 본 발명의 실시예에서 M=(=8) 길이의 검사대상 데이터에 대하여 n(=3)번의 반복 xor 연산 동작 만에 패러티 검사가 수행됨을 알 수가 있다. 그리고 본 발명은 해당 검사대상 데이터의 길이를 검사하여 상기 반복 동작의 횟수(n=)를 결정한다.
또한 본 발명에서 상기 쉬프트 연산의 방향은 오른쪽 또는 왼쪽 모두 가능하다. 그리고 임시저장 레지스터의 결과값을 검출하기 위하여 상기 임시저장 레지스터값에 대한 비트 마스크(Bit Mask)를 수행할 때(예:제1임시저장 레지스터값과 '1'에 대한 and 연산 수행), 오른쪽 쉬프트인 경우에는 최하위 비트에서 결과 비트를 추출하고 왼쪽 쉬프트인 경우에는 최상위 비트에서 결과 비트를 추출한다.
또한 상기한 반복 xor 연산을 이용한 패러티 검사를 구현하기 위하여, 본 발명은 반복적으로 xor 연산되는 검사대상 데이터값을 임시 저장하는 임시저장 레지스터와, 반복 xor 연산 및 결과 비트를 추출하기 위한 and 연산을 수행하는 연산부와, 검사대상 데이터 및 xor 연산된 데이터에 대한 쉬프트 동작을 수행하는 쉬프터와, 검사대상 데이터의 길이를 검사하여 반복 루프 동작을 제어하며, 상기한 연산동작을 제어하며, 패러티 검사 결과를 판정하는 제어부로 이루어 질 수가 있다. 이하 통신 시스템에서 본 발명의 실시예에 따른 패러티 검사의 동작 과정을 도 2를 참조하여 상세히 설명한다.
참조부호(211)와 같이, 검사대상 데이터(211)(=8 비트 길이, n=3)의 값을 '1001 1110'이라 한다. 제어부는 검사대상 데이터(211)의 비트 길이를 검사하여 반복 루프의 횟수를 결정한다. 상기 도 2의 경우, 반복 루프의 회수는 '3'이 된다. 그리고 제어부는 본 발명의 실시예에 따라 루프카운트값이 1인 경우 부터의 반복 루프를 제어한다.
또한 제1임시저장 레지스터 및 제2임시저장 레지스터는 검사대상 데이터(211)를 각각 저장한다.(참조부호 213, 215)
그리고 쉬프터는 상기 제1임시저장 레지스터값에 대하여 검사대상 데이터 길이의 절반인비트(4비트) 만큼 쉬프트 연산을 수행한다.(참조부호 219) 이때, 상기 쉬프터는 단일의 사이클(Cycle)에 복수개 비트에 대한 쉬프트 연산을 동시에 수행할 수 있는 배럴(Barrel) 쉬프터가 될 수가 있다.
그리고 연산부는 상기 제1임시저장 레지스터값과 제2임시저장 레지스터값에 대한 xor 연산을 수행한다.(참조부호 217) 그리고 본 발명의 실시에에 따라 상기 제1임시저장 레지스터 및 제2임시저장 레지스터는 상기 xor 연산된 결과값('0111')을 저장한다.(참조부호 223, 225) 이때, 상기 xor 연산된 결과값('0111')을 제외한 상기 제1임시저장 레지스터 및 제2임시저장 레지스터의 상위 4비트의 값은 필요없는 쓰레기값(221)이 된다.
그런데 상기한 제1임시저장 레지스터값과 제2임시저장 레지스터값에 대한 xor 연산이 이루어 질 때, 연산되는 각 레지스터 비트값이 모두 1인 경우에는(예:참조부호 251), xor 연산에 의해 add 연산과 mod 2 연산이 동시에 이루어지고 그 결과값이 '0'이 된다. 그리고 각 레지스터 비트 xor 연산에 의해 그 결과값이 '1'이 되는 비트만이(예:참조부호 253) 홀수 또는 짝수 패러티를 결정하게 된다.
그리고 제어부는 반복 루프 동작을 제어한다.(루프 카운트값=2) 쉬프터는 상기 제1임시저장 레지스터값에 대하여 상기한 루프카운트값이 1인 경우에 xor 연산된 결과값('0111') 길이의 절반인비트(2비트) 만큼 쉬프트 연산을 수행한다.(참조부호 229)
그리고 연산부는 상기 제1임시저장 레지스터값(참조부호 229)과 제2임시저장 레지스터값(참조부호 225)에 대한 xor 연산을 수행한다.(참조부호 227) 그리고 본 발명의 실시에에 따라 상기 제1임시저장 레지스터 및 제2임시저장 레지스터는 상기 xor 연산된 결과값('10')을 저장한다.(참조부호 233, 235) 이때, 상기 xor 연산된 결과값('10')을 제외한 상기 제1임시저장 레지스터 및 제2임시저장 레지스터의 상위 6비트의 값은 필요없는 쓰레기값(231)이 된다.
그리고 제어부는 반복 루프동작을 제어한다.(루프카운트값=3) 쉬프터는 상기 제1임시저장 레지스터값에 대하여 상기한 루프카운트값이 2인 경우에 xor 연산된 결과값('10') 길이의 절반인-3(1비트)만큼 쉬프트 연산을 수행한다.(참조부호 239) 그리고 연산부는 상기 제1임시저장 레지스터값(참조부호 239)과 제2임시저장 레지스터값(참조부호 235)에 대한 xor 연산을 수행한다.(참조부호 237)
그리고 본 발명의 실시예에 따라 제1임시저장 레지스터는 상기 xor 연산된 결과값을 저장한다.(참조부호 241) 이때, 최하위 비트값('1')이 최종 결과값이 된다. 따라서 본 발명의 실시예에서 상기 최종 결과값을 추출하기 위해, 연산부는제1임시저장 레지스터값(241)과 '1'(245)과의 and 연산을 수행한다.(참조부호 243) 그리고 본 발명의 실시예에 따라 결과 레지스터(249)는 추출된 결과값(247)을 저장한다. 그리고 제어부는 상기 결과값(247)에 따라 패러티 검사를 수행한다.
도 3은 데이터 통신 시스템에서 본 발명의 실시예에 따른 패러티 검사의 구성을 도시한 도면이다. 이하 상기 도 2를 참조하여 설명한다.
제1임시저장 레지스터(330) 및 제2임시저장 레지스터(340)는 초기화 될 때 검사대상 데이터값을 저장하며, 이 후에 본 발명에 따른 반복 xor 연산 결과값을 임시 저장한다.
그리고 쉬프터(350)는 상기한 임시저장 레지스터들 중에서 한 임시저장 레지스터(예:제1임시저장 레지스터(330))로부터의 저장값을 입력하여 반복루프의 횟수에 따른 쉬프팅 동작을 수행한다. 즉, 쉬프터(350)는 검사대상 데이터값 또는 xor 연산된 결과값의 상위 절반의 비트열과 하위 절반의 비트열의 xor 연산을 위하여, 상기 저장값에 대하여 상기 검사대상 데이터 길이 또는 상기 xor 연산된 결과값의 길이의 절반의 비트 만큼 쉬프트 한다.
연산부(360)는 쉬프터(350)에 의해 해당 비트 만큼 쉬프팅된 제1임시저장 레지스터(330)의 저장값과 제2임시저장 레지스터(340)의 저장값에 대한 xor 연산을 수행한다. 그리고 제어부(310)의 반복루프 제어에 의해, 제1임시저장 레지스터(330) 및 제2임시저장 레지스터(340)는 상기 xor 연산된 결과를 저장한다. 연산부(360)는 ALU(Arithmatic Logic Unit)가 될 수가 있다.
제어부(310)는 입력되는 검사대상 데이터의 길이를 검사하여 상기 반복 루프를 제어한다. 즉, 제어부(310)는 해당 검사대상 데이터의 길이(비트)를 검사하여, 반복 루프의 횟수(n)을 결정한다. 그리고 제어부(310)는 본 발명에 따른 xor 반복 연산동작의 횟수를 검사하여 상기 n 횟수의 연산 동작이 끝나면, 제어부(310)는 임시저장 레지스터 저장값 중에서 최상위 또는 최하위 비트의 최종 결과값에 따라서 패러티 검사를 수행한다. 또한 제어부(310)는 제어신호(390)를 출력하여 제1임시저장 레지스터(330), 제2임시저장 레지스터(340), 쉬프터(350) 및 연산부(360)의 동작을 제어한다.
한편, 상기 도 3의 구성은 DSP 칩 내부의 구성이 될 수가 있다. 이때, 본 발명의 실시예에 따른 알고리즘은 DSP 내부 메모리에 저장된다. 그리고 제어부는 상기 알고리즘에 따라 본 발명의 동작을 제어하게 된다.
도 4는 데이터 통신 시스템에서 본 발명의 실시예에 따른 패러티 검사 방법을 도시한 흐름도이다. 이하 상기 도 2 내지 도 3을 참조하여 설명한다.
410단계에서 제어부(310)는 검사대상 데이터의 길이()를 검사하여 루프 반복 횟수(n)를 결정한다. 그리고 제어부(310)는 루프 카운트값을 '1'로 초기화 한다. 또한 제어부(310)의 제어에 의해, 제1임시저장 레지스터(330) 및 제2임시저장 레지스터(340)는 상기 검사대상 데이터를 저장한다.
그리고 420단계에서 제어부(310)의 제어에 의해, 쉬프터(350)는 해당 임시저장 레지스터(제1임시저장 레지스터(330))에 저장되는, 검사대상 데이터의 길이 또는 xor 연산된 결과값의 길이의 절반의 비트 만큼을 쉬프트 시킨다. 이때, 상기한쉬프트 되는 비트는 하기 <수학식 1>로 표현할 수가 있다.
여기서, 상기 쉬프트 비트수는 쉬프터(350)가 제어부(310)의 제어에 의해, 상기 해당 임시저장 레지스터 저장값에 대하여 쉬프트 시키는 비트의 수를 의미하며, 상기 n은(검사대상 데이터 길이)를 의미하며, 상기 루프 카운트값은 검사대상 데이터의 길이()에 따라 결정되는 반복루프의 횟수(n)를 카운트하는 값을 의미한다.
그리고 430단계에서 제어부(310)의 제어에 의해, 연산부(360)는 제1임시저장 레지스터 저장값과 제2임시저장 레지스터 저장값에 대한 xor 연산을 수행한다. 그리고 440단계에서 제어부(310)의 제어에 의해, 제1 및 제2 임시저장 레지스터(330, 340)는 상기 xor 연산된 결과값을 저장한다.
그리고 450단계에서 제어부(310)는 루프 카운트값을 증가 시키고, 460단계에서 제어부(310)는 상기 루프 카운트값이 상기 410단계에서 결정된 루프 반복 횟수(n)보다 큰가를 검사한다. 상기 루프 카운트값이 상기 루프 반복 횟수 보다 크지 않으면, 제어부(310)는 상기 420단계부터의 제어동작을 다시 수행한다.
상기 루프 카운트값이 상기 루프 반복 횟수 보다 크면, 470단계에서 제어부(310)는 해당 임시저장 레지스터의 최상위 저장값 또는 최하위 저장값을 추출하여, 검사대상 데이터의 패러티를 검사한다.
상기 도 2 내지 도 4의 설명에서, 본 발명의 실시예에 따른 패러티 검사 장치 및 방법은 패러티 검사 시간을 단축하기 위하여, 검사대상 데이터의 상위 절반의 비트열과 하위 절반의 비트열에 대한 반복적인 xor 연산을 수행한다. 이로인해, 본 발명은 n회의 반복 루프만에,비트의 길이를 가지는 검사대상 데이터의 패러티 검사를 수행할 수가 있다는 것을 알 수가 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 발명청구의 범위뿐 만 아니라 이 발명청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명은 검사대상 데이터의 상위 절반의 비트열과 하위 절반의 비트열에 대한 반복적인 xor 연산을 수행한다. 이로인해, 본 발명은 n회의 반복 루프만에,비트의 길이를 가지는 검사대상 데이터의 패러티 검사를 수행할 수가 있어서, 패러티 검사에 걸리는 시간을 단축 시킬 수가 있는 이점이 있다.
Claims (9)
- 데이터 통신 시스템에서 패러티 검사 장치에 있어서,검사대상 데이터값 또는 배타적 논리합 연산 결과값을 저장하는 제1 및 제2임시저장 레지스터와,상기 제1임시저장 레지스터 저장값에 대하여 상기 검사대상 데이터 길이 또는 상기 배타적 논리합 연산 결과값의 길이의 절반의 비트 만큼을 쉬프트 시키는 쉬프터와,상기 제1임시저장 레지스터 저장값과 상기 제2임시저장 레지스터 저장값에 대하여 상기 배타적 논리합 연산을 수행하는 연산기와,상기 검사대상 데이터의 길이()를 검사하고 루프 반복 횟수(n)를 결정하여 상기 배타적 논리합 연산결과값을 상기 제1 및 제2임시저장 레지스터에 저장 시키고, 상기 루프 반복 횟수 만큼의 배타적 논리합 연산이 끝나면 상기 임시저장 레지스터 저장값의 최종 결과값에 따라서 상기 검사대상 데이터에 대한 패러티 검사를 수행하는 제어기로 이루어짐을 특징으로 하는 데이터 통신 시스템에서 패러티 검사 장치.
- 제 1항에 있어서, 상기 쉬프터가,단일 사이클에 복수개의 비트에 대한 동시 쉬프트 동작을 수행하는 쉬프터임을 특징으로 하는 데이터 통신 시스템에서 패러티 검사 장치.
- 제 2항에 있어서, 상기 패러티 검사 장치가,디지털 신호 처리기에 구비됨을 특징으로 하는 데이터 통신 시스템에서 패러티 검사 장치.
- 데이터 통신 시스템에서 패러티 검사 장치에 있어서,검사대상 데이터값 또는 배타적 논리합 연산 결과값을 저장하는 제1 및 제2임시저장 레지스터와,상기 제1임시저장 레지스터 저장값에 대하여 하기 <수학식 2>의 비트수 만큼을 쉬프트 시키는 쉬프터와,상기 제1임시저장 레지스터 저장값과 상기 제2임시저장 레지스터 저장값에 대하여 상기 배타적 논리합 연산을 수행하는 연산기와,상기 검사대상 데이터의 길이()를 검사하고 루프 반복 횟수(n)를 결정하여 상기 배타적 논리합 연산결과값을 상기 제1 및 제2임시저장 레지스터에 저장 시키고, 상기 루프 반복 횟수 만큼의 배타적 논리합 연산이 끝나면 상기 임시저장 레지스터 저장값의 최종 결과값에 따라서 상기 검사대상 데이터에 대한 패러티 검사를 수행하는 제어기로 이루어짐을 특징으로 하는 데이터 통신 시스템에서 패러티 검사 장치.
- 제 4항에 있어서, 상기 쉬프터가,단일 사이클에 복수개의 비트에 대한 동시 쉬프트 동작을 수행하는 쉬프터임을 특징으로 하는 데이터 통신 시스템에서 패러티 검사 장치.
- 제 5항에 있어서, 상기 패러티 검사 장치가,디지털 신호 처리기에 구비됨을 특징으로 하는 데이터 통신 시스템에서 패러티 검사 장치.
- 데이터 통신 시스템에서 패러티 검사 방법에 있어서,검사대상 데이터의 길이()를 검사하여 루프 반복 횟수(n)를 결정하는 제1단계와,상기 검사대상 데이터의 길이 또는 배타적 논리합 연산된 결과값의, 상위 절반의 비트열과 하위 절반의 비트열을 상기 루프 반복 횟수 만큼 상기 배타적 논리합 연산하는 제2단계와,상기 제2단계의 수행 후, 최종 결과값에 따라 상기 검사대상 데이터에 대한 패러티 검사를 수행하는 제3단계로 이루어짐을 특징으로 하는 데이터 통신 시스템에서 패러티 검사 방법.
- 데이터 통신 시스템에서 패러티 검사 방법에 있어서,검사대상 데이터의 길이()를 검사하여 루프 반복 횟수(n)를 결정하고 제1 및 제2임시저장 레지스터에 상기 검사대상 데이터를 저장하는 제1단계와,상기 두 개의 임시저장 레지스터 중에서 해당 임시저장 레지스터에 저장되는 저장값에 대하여, 검사대상 데이터의 길이 또는 배타적 논리합 연산된 결과값의 길이의 절반의 비트 만큼 쉬프트 시키는 제2단계와,상기 제1임시저장 레지스터와 제2임시저장 레지스터의 저장값에 대한 상기 배타적 논리합 연산을 수행하여 상기 제1 및 제2임시저장 레지스터에 저장하고 상기 제2단계부터의 동작을 상기 루프 반복 횟수 만큼 수행하는 제3단계와,상기 제3단계의 수행 후, 해당 임시저장 레지스터 저장값의 최상위 또는 최하위 비트에 따라 상기 검사대상 데이터에 대한 패러티 검사를 수행하는 제4단계로 이루어짐을 특징으로 하는 데이터 통신 시스템에서 패러티 검사 방법.
- 데이터 통신 시스템에서 패러티 검사 방법에 있어서,검사대상 데이터의 길이()를 검사하여 루프 반복 횟수(n)를 결정하고 제1 및 제2임시저장 레지스터에 상기 검사대상 데이터를 저장하는 제1단계와,상기 제1임시저장 레지스터에 저장되는 저장값에 대하여 하기 <수학식 3>의 비트수 만큼을 쉬프트 시키는 제2단계와,상기 제1임시저장 레지스터와 제2임시저장 레지스터의 저장값에 대한 상기 배타적 논리합 연산을 수행하여 상기 제1 및 제2임시저장 레지스터에 저장하고 상기 제2단계부터의 동작을 상기 루프 반복 횟수 만큼 수행하는 제3단계와,상기 제3단계의 수행 후, 상기 제1임시저장 레지스터 저장값의 최상위 또는 최하위 비트에 따라 상기 검사대상 데이터에 대한 패러티 검사를 수행하는 제4단계로 이루어짐을 특징으로 하는 데이터 통신 시스템에서 패러티 검사 방법.
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| US11886367B2 (en) * | 2021-12-08 | 2024-01-30 | Ati Technologies Ulc | Arbitration allocating requests during backpressure |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4107649A (en) * | 1975-12-30 | 1978-08-15 | Fujitsu Limited | Check system for detecting malfunction of an error detection circuit |
| JPS55105758A (en) * | 1979-02-07 | 1980-08-13 | Fuji Electric Co Ltd | Parity check method and its unit |
| US4224681A (en) * | 1978-12-15 | 1980-09-23 | Digital Equipment Corporation | Parity processing in arithmetic operations |
| US4346474A (en) * | 1980-07-03 | 1982-08-24 | International Business Machines Corporation | Even-odd parity checking for synchronous data transmission |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4462102A (en) * | 1981-11-13 | 1984-07-24 | International Business Machines Corporation | Method and apparatus for checking the parity of disassociated bit groups |
| US4486848A (en) * | 1982-07-28 | 1984-12-04 | Sperry Corporation | Microprocessor parallel additive execution of a computer count ones instruction |
| US6108763A (en) * | 1986-09-18 | 2000-08-22 | Grondalski; Robert S. | Simultaneous parity generating/reading circuit for massively parallel processing systems |
| WO1996033455A1 (en) * | 1995-04-18 | 1996-10-24 | International Business Machines Corporation | A very fast pipelined shifter element with parity prediction |
| US6094668A (en) * | 1997-10-23 | 2000-07-25 | Advanced Micro Devices, Inc. | Floating point arithmetic unit including an efficient close data path |
| US6301600B1 (en) * | 1997-11-18 | 2001-10-09 | Intrinsity, Inc. | Method and apparatus for dynamic partitionable saturating adder/subtractor |
-
1999
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-
2000
- 2000-12-29 US US09/751,509 patent/US6718514B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4107649A (en) * | 1975-12-30 | 1978-08-15 | Fujitsu Limited | Check system for detecting malfunction of an error detection circuit |
| US4224681A (en) * | 1978-12-15 | 1980-09-23 | Digital Equipment Corporation | Parity processing in arithmetic operations |
| JPS55105758A (en) * | 1979-02-07 | 1980-08-13 | Fuji Electric Co Ltd | Parity check method and its unit |
| US4346474A (en) * | 1980-07-03 | 1982-08-24 | International Business Machines Corporation | Even-odd parity checking for synchronous data transmission |
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