JP3037408B2 - 高精度ランダムパターン発生用の方法と装置 - Google Patents

高精度ランダムパターン発生用の方法と装置

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Description

【発明の詳細な説明】 （発明の技術分野） 本発明はランダムパターン発生システム及びもっと詳
細には高度の精度を有する荷重されたランダムパターン
（weighted random pattern）を効率よく発生するため
の方法と装置に関するものである。
（発明の背景） 数の系列即ちパターンを発生するためのランダムパタ
ーン発生器はよく知られている。ランダムパターン発生
器は一般に、データ暗号化（data encryption）や、デ
ータ通信及びシステム試験のような、データ処理及びデ
ィジタル信号処理応用に使用されている。例えばランダ
ムパターン発生器は一般に論理回路の試験に用いられて
いる。論理回路の正確な且つ完全な試験はその回路の機
能的保全（functional integrity）を保証するために必
要である。ランダムパターン発生器はしばしば必要な試
験パターン及び系列を発生するために用いられる。
多くの論理回路がランダムパターン試験に「抵抗す
る」こと（resistant）が今までにわかっていた。これ
らの回路に対して完全な試験を達成するために、即ち高
度の過失補填（high fault coverage）を得るために、
非常に多数のランダムパターンが発生されなければなら
ない。10個の入力端子を有する普通の「AND」ゲートの
単純な例は、ランダムパターン試験に対する論理回路の
抵抗を例証する。10入力端子「AND」ゲートの機能的保
全を保証するために、10入力端子全部が１の２進値を有
さねばならない。試験パターンが１の２進値による全10
ビットを有して発生されることを保証するためには、ラ
ンダムパターンの各ビットは半分は１の２進値を有し、
半分は０の２進値を有するから、210個のランダムパタ
ーンが発生されねばならない。これは一つのゲートに対
しては極端に多数のテストパターンである。回路の複雑
性が増加するのと同様に、必要な試験パターンのこの数
も増加する。
その代わりに、ランダムパターンによる試験を見合わ
すことができ、且つ算法的（algorithmically）に発生
された試験パターンを用いることができる。例えば、10
入力端子「AND」ゲートは11個程度の少ない試験パター
ンで試験され得る。しかしながら、回路構造から得られ
る算法（algorithm）による試験パターンの発生は、そ
れらの過失補填のためにでたらめに発生される試験パタ
ーンを発生するよりも一層困難な仕事としばしば考えら
れる。
この技術は、ランダムパターン発生器により作り出さ
れるパターンを「荷重する」（weigting）ことによりこ
の問題を今まで解決していた。荷重は所望の値に向かっ
て傾けられた即ち偏らせられたランダムパターンを発生
する技術である。荷重されたランダムパターンにおいて
は、各ビットはでたらめな様式を生じるが、そのビット
の長期間分布は１と０との等しい分布には到達せずに、
むしろ１と０との予定された等しくない分布に到達す
る。結果として生じた荷重パターンは接近し難い内部回
路素子を試験する。換言すれば、荷重はパターンがそれ
により偏らされる処理であるので、０の一層大きな数又
は１の一層大きい数が試験されるシステムの入力端子へ
印加され、そのシステムでの誤差検出の尤度（likeliho
od of detecting error）を増大する。
一つの、既知の荷重ランダムパターン発生装置及び方
法は、IBMへ譲渡された特許の系列に記載されている。
全部が荷重されたランダムパターン試験装置及び方法
（Weighted Random Pattern Testing Apparatus and Me
thod）と表題を付けられている、Motika氏等の米国特許
第4,688,223号、Eichelberger氏等の米国特許第4,687,9
88号、米国特許第4,745,355号、及び米国特許第4,801,8
70号を参照されたい。これらのIBM特許は試験されるべ
きシステムの機能性を決定するための技術と、多少とも
２進１又は０を支持する別個の試験パターンの構成要素
を偏らせるために、このシステムに置かれる試験パター
ンを個別に荷重するための技術とを使用している。
これらのIBM特許の荷重ランダムパターン発生器は線
形フィードバックシフトレジスタ形状のランダムパター
ン発生器と、複数の縦続接続された「AND」ゲートを有
する荷重回路、及びマルチプレクサから成っている。そ
のシフトレジスタの最初の５ビットは使用される単なる
ランダムビットであり、且つ縦続接続された「AND」ゲ
ートへ接続されている。その最初のビットが最初の「AN
D」ゲートの一つの入力端子と同時にマルチプレクサへ
直接接続されている。５個の各連続するランダムビット
が「AND」ゲートの連続する１個へ入力されている。第
２、第３及び第４「AND」ゲートの第２入力は先のゲー
トの出力である。その荷重回路の連続する「AND」ゲー
トに対する入力であることに加えて、これらの出力はマ
ルチプレクサへの入力でもある。ゲートの系列が、各連
続する出力端子における２進１を作り出す確率を、先の
出力端子において２進１を作り出す確率の半分となるよ
うにする。かくして確率は、２分の１、４分の１、８分
の１、16分の１、及び32分の１となる。
マルチプレクサは荷重選択器（weight selector）と
して働く。このマルチプレクサへの２個の制御入力、即
ちそれぞれ選択器とゲーティングクロックとは、用いら
れるべき荷重（入力）を選択し、且つそのマルチプレク
サを通して選択された荷重（入力）をゲートするように
タイミングを与える。最初のビットが線形フィードバッ
クシフトレジスタの第１、第２、第３、第４又は第５ビ
ット位置から来るかどうかに依存して、第１、第２、第
３、第４又は第５シフト（クロックサイクル）毎に荷重
を通るゲーティングが起こる。最初に、選択された荷重
が２進０又は１が一層大きい荷重を持つようになるかど
うかを決定するように制御され得る。
IBM荷重回路についての主な問題点は、可能な荷重の
組が｛1/2k,1/2k-1,....1/2,....,1−1/2k-1,1−1/
2k｝,k＝1,2,3,....,∞に制限されることによって、可
能な荷重全部は得ることができないことである。換言す
れば、ｋに対する値に無関係に、｛1/2,1/4｝，｛1/2,3
/4｝，｛1/4,1/16｝，｛3/4,15/16｝以下同様、の範囲
での荷重が決して達成されないことをこれは意味する。
更にその上、低い確率（０に非常に近いもの）又は高い
確率（１に非常に近いもの）を得るこは、1/2k又は１−
1/2kの確率を有する信号即ち出力を得るために、ｋ個の
クロックサイクルが要求されるので、非常に時間がかか
る。最後に、試験されるべき回路の各入力端子が１個の
荷重パターン発生器を必要とする。これは多大のハード
ウエア費用となる。このシステムを用いて増大された精
度を得ることができるけれども、このハードウエアの複
雑性は増加し続けるであろう。
「荷重ランダム試験パターン発生器を有する統計的論
理試験システム（Statistical Logic Test System hevi
ng A Weighted Random Test Pattern generator）」と
表題を付けられた、Carpenter氏等の米国特許第3,719,8
85号も、高い過失補填を達成するために多数の荷重変化
を発生して、２進から十進へランダムパターンを変換す
る復号器を有する荷重ランダムパターン発生システムを
記載している。これは回路スイッチング活量（circuit
switching activity）即ち秘密にされた回路論理の複雑
性に比例しているテストパターンの数になる。
Carpenter氏等の荷重パターン発生器はランダムパタ
ーン発生器と、ビット復号器（bit decorder）及び荷重
回路から成っている。ビット復号器は多数の出力を作り
出す２進十進復号器として動作する。荷重回路は試験さ
れている回路の素子へ多数のビットを与え、その素子が
回路特に素子の機能的保全を保証するために一層多数の
試験パターンを必要とする。Carpenter氏等の荷重パタ
ーン発生器は、本質的には、特定の回路素子入力端子へ
他の入力端子より多数の試験ビットを供給するための手
段を単純に与えている。荷重が抵抗に基づき復号器の出
力を結合し、所定の素子即ち回路入力端子がランダムパ
ターン試験をしなくてはならない。
Carpenter氏等のシステムを使用した高度に複雑な回
路の機能的保全を保証するために、極端に多数の試験パ
ターンを発生するとが必要である。さらにその上、試験
時間が回路の複雑性によって増加する。最後に、所定の
試験パターンを発生する特定の確率を達成するように、
それによって試験されている回路の機能性を保証するた
めに必要な試験パターンの数を減少させるように試験パ
ターンを修正することは不可能である。
特定の確率を有する試験パターンを得るためのシステ
ムも、「論理ベクトルの発生確率を変換するため及び時
間可変確率を有するベクトル系列の発生のためのデバイ
ス（Device for Transforming The Occurrence Probabi
lity Of Logic Vectors And For The Generation Of Ve
ctor Sequences With Time Variable Probabilitie
s）」と表題を付けられた、David氏等による米国特許第
4,730,319号に記載されている。David氏等は所定の試験
パターンが起こらねばならない確率がそれにより決定さ
れる構成を提供している。この時各パターンは確率に基
づくメモリ位置の全数に比例する回数メモリ内へロード
され、その試験パターンが生じねばならない。あらゆる
所定の結果を作り出す等しい機会を元来有する乱数発生
器が、試験パターンが記憶されるメモリ位置のアドレス
を発生する。所定の試験パターンを得る確率はそのパタ
ーンがメモリ内へロードされた回数に依存する。特定の
メモリ位置を選択する確率は影響されない。
David氏等は割り当てられる確率を許容しているが、
この割り当ては発生の所望の確率に基づいてメモリ内へ
のパターンの手作業ロードに基づいている。もう一つの
試験パターンを超えて一つの試験パターンを選択する確
率は、各メモリ位置を選択する確率が等しいことにより
一定である。選択技術はランダムパターンのいかなる修
正をも許容しない。更にその上、試験ベクトルがランダ
ムパターンを修正することにより発生されないで、むし
ろ手作業で決定され且つその時確率を用いる選択へ強制
されるから、David氏等の試験構成は不十分である。こ
の仕事をなし遂げるために必要な高い労働強度によっ
て、複雑な回路の試験は非常に時間がかかるものとな
る。
松下電気産業株式会社出願の特開昭59−160236号公報
は、周期的計数を連続的に与える２進カウンター１から
成る疑似乱数発生装置を記載している。カウンターの各
周期に発生される１個の荷重交換コードにより、コード
発生回路４が荷重交換コードを発生する。マルチプレク
サ３が疑似乱数を出力する。
全体として、従来技術が荷重された試験パターン又は
ベクトルを作り出すための、荷重ランダムパターン発生
器を与えるけれとも、これらの荷重ランダムパターン発
生器は、高い過失補填を得るために、多数の試験ベクト
ルを必要とするであろう。従来技術の荷重乱数発生器の
精度は制限されているので、いかなる任意の確率も簡単
には発生され得ない。従来技術の荷重乱数発生器は、定
義によって、荷重された乱数発生の速度を制限する複雑
なハードウエアを使用している。ランダムパターンの修
正もまた困難である。
（発明の概要） それ故に、あらゆる所望の精度に対して与えられた所
望の確率を有する、高い精度の荷重ランダムパターンを
発生するための方法と装置とを提供することが、本発明
の目的であるので、最小数の試験パターン又はベクトル
を用いて、ランダムパターン試験に抵抗する回路の素子
が正確に目標を定められ得る。
最小数の試験パターンによる試験の間に、高い過失補
填を得る単純なハードウエアで構成された荷重ランダム
パターン発生器を提供することが、本発明のもう一つの
目的である。
複雑な回路を早急に且つ十分に試験するために、高速
度で荷重ランダムパターンを作り出す荷重ランダムパタ
ーン発生器を提供することが、本発明の更にもう一つの
目的である。
本発明のこれらの及びその他の目的は、複数の多重ビ
ット荷重ファクタを含む循環（circular）又は再循環
（recircurating）メモリを含んでいる荷重ランダムパ
ターンを発生するための装置により与えられる。例えば
既知の線形フィードバックシフトレジスタ又はセルラー
自律レジスタ（cellular automata regisrter）の形態
でのランダムパターン発生器は、多重ビットのランダム
パターンを発生する。回路は荷重されたランダム試験パ
ターンを得るために、ランダムパターン発生器により発
生されるランダムパターンにより、メモリ内へ記憶され
た多重ビット荷重ファクタを結合するために備えられて
いる。
もっと詳細に言えば、本発明によると、各多重ビット
荷重ファクタは、荷重されたランダムパターンの単一ビ
ットが１の２進値を有するであろう確率を表現してい
る。この確率の精度に対する要求が増大するに従って、
多重ビット荷重ファクタ内のビットの数も増大する。か
くして、いかなる所望の精度でも得ることができる。荷
重されたランダムパターンの単一ビットを発生するため
に、そのビットに対する多重ビット荷重ファクタが、本
発明の結合回路（combining circuit）を用いて、乱数
発生器からのビットと、ビット毎を基礎として結合され
る。この結合は単一クロックサイクルにおいて起こる。
荷重されたランダムパターンの次のビットを発生するた
めに、メモリ内に記憶された次の多重ビット荷重ファク
タが、本発明の結合回路を用いて、乱数発生器に対して
選択されたビットと、ビット毎を基礎として結合され
る。この手順は循環メモリの全部の位置を通して継続
し、且つ循環様式でのメモリを通して再開する。
本発明の結合回路は複数の直列に接続されたマルチプ
レクサゲートである。各ゲートは２個のデータ入力、即
ち循環メモリ内に記憶された多重ビット荷重ファクタか
らの１ビットと、先のゲートの出力ビットとを有する。
ランダムパターン発生器から選択されたビットがマルチ
プレクサゲートを制御し、かくして所定のマルチプレク
サゲートの出力が荷重ビットであるか又は先のマルチプ
レクサゲートからの出力であるかを決定する。この結合
回路は Zj＝r-1 r-2....0Wr j＋Ar-1Wr-1＋ r-1Ar-2Wr-2 j＋....＋ r-1 r-2....A0W0 j; の形態のブール関数（boolean function）を実行する。
ここで、Ａはｒビットのランダムパターンの小計の選択
されたビットであり、Ｗは全体ではｒ＋１ビットを有す
るZjに関連する荷重ファクタの選択されたビットであ
り、且つZjは重み付けされたランダムパターンの１ビッ
トを形成する重み付けされたランダムビットである。
このブール関数は単純なマルチプレクサを用いて実行
されてもよく、かくしてハードウエアが発生時間と回路
の複雑性とを低減する。このブール関数が単一クロック
サイクル内に重み付けされた乱数の１ビットを作り出
す。これに加えて、精度のあらゆる所望の度合いによ
り、あらゆる確率が得られるので、発生する試験パター
ンは少ししか必要なく、一方同時に増大した過失補填を
与える。かくして、本発明によれば、１の２進値を有す
る試験パターンの所定のビットを発生することを事実上
あらゆる確率が、増大された過失補填を与え、一方試験
パターンの減少された数を発生する高精度の荷重ランダ
ムパターン発生器となる単純なハードウエアを用いて達
成され得る。
本発明は今迄に記載されたIBM特許と鮮明に対照をな
す。前記IBM特許におけるすべての荷重の可能な組は｛1
/2k,1/2k-1,....1/2,....,1−1/2k-1,1−1/2k｝,k＝1,
2,3,....,∞に制限されるので、本発明により容易に達
成できる多くの荷重を達成することが不可能である。例
えば、荷重5/8,3/8,5/16,11/16,以下同様は、前記IBM特
許に開示された回路を用いては決して達成され得ない。
それに加えて、本発明におけるマルチプレクサは、IBM
特許におけるように荷重レジスタからのビットによるの
ではなく、ランダムソースからのビットにより制御され
る。これらの明らかな特徴が荷重の一様な解決とハード
ウエアの単純化との両方に寄与する。
（図面の簡単な説明） 第１図は本発明による高精度荷重ランダムパターン発
生システムを含む総称試験システム（generic testing
system）の高レベルのブロック線図である。
第２図は本発明による高精度荷重ランダムパターン発
生システムのブロック線図である。
（好ましい実施例の説明） 本発明はその好ましい実施例が示されている添付図面
を参照して今後さらに十分説明されよう。しかし、本発
明は多くの異なる形態を具体化しており、かつここに説
明された実施例に限定されたものとして解釈されるべき
でない。むしろ、この実施例はこの開示が徹底的にかつ
完全であるように与えられ、かつ当業者に本発明の範囲
を十分伝えるであろう。全体を通して同様な要素には同
様な記号を規定している。
第１図を参照すると、本発明による高精度荷重ランダ
ムパターン発生システムを含む総称試験システムの高レ
ベルのブロック線図が説明されよう。１つの実施例にお
いて、総称試験システム１は、コントローラ２、試験中
のデバイス（DUT:device under test）３、アナライザ
ー４、比較器５、メモリ６、成功／失敗レジスタ（pass
/fail register）７、および荷重ランダムパターン発生
システム８を含んでいる。試験中のデバイス（DUT）３
は荷重ランダムパターン発生システム８から試験ベクト
ル（test vectors）として知られている試験パターンを
受信する。試験パターンに基づいてDUTの動作から生じ
るDUT3の出力はアナライザー４に伝送される。試験結果
は比較器５によってメモリ６に蓄積された値の既知の組
と比較される。成功／失敗レジスタは比較器が試験にDU
Tが成功したかあるいは失敗したかを結論することに依
存して成功あるいは失敗に設定される。すべての動作は
コントローラ２によって制御される。一般に、例えばこ
の装置は単一の集積回路に構築でき、それは自己試験構
造（self−test scheme）の一部分として基板レベルシ
ステムに埋め込まれるか、あるいは汎用試験システムの
集積部分を作成する。
一般に、荷重ランダムパターン発生を使用する集積回
路の試験は試験中の回路に入力される荷重試験パターン
を備えている。処理の後、試験結果は回路の欠陥（defe
ct）あるいは故障（fault）を決定するために分析され
る。回路の内部要素はしばしばありふれたランダムパタ
ーン試験に抵抗する。試験中の回路の複雑性が増大する
につれて、抵抗問題が増大する。荷重ランダム試験は問
題の接近（address）に使用される。一般に、荷重はラ
ンダムに発生されたビットの修正を規定し、従って１あ
るいは０なる２進値を有するビットを発生する確率は不
等となり、すなわち50％より大きいかあるいは小さいか
である。
試験中の回路構造の初期分析を通して、これらの抵抗
要素が発見でき、かつそれらの要素が抵抗する試験パタ
ーンは決定できる。その上、分析は、ランダムパターン
試験に抵抗する内部要素を目標とするのに必要な試験パ
ターンの各ビットに対して１あるいは０なる２進値を発
生する所望の確率の決定となる。本発明は所望の任意の
確率内の試験パターンの所与のビットを発生しよう。換
言すれば、本発明の荷重ランダムパターン発生システム
８は２進値の１を有する試験パターンのビットを発生す
る任意の確率を達成できる。このことは高精度となり、
かつ複合回路の完全かつ正確な試験を保証し、同時に最
小数の試験パターンを発生する。
第２図を参照すると、本発明の荷重ランダムパターン
発生システムの略ブロック線図が示されている。荷重ラ
ンダムパターン発生システム８は３つの主要成分を具
え、それらは循環メモリ（circular memory）11、ラン
ダムパターン発生器12および結合手段（combining mean
s）13である。循環メモリ11とランダムパターン発生器1
2の双方は結合手段13に接続され、かつその入力を備え
ている。レジスタ14は結合手段13により生成された試験
ビットを蓄積する。
荷重ランダムパターン発生システム８はクロックサイ
クルの間に荷重試験パターンの１つの荷重ビットを生成
する。生成された各荷重ビットは荷重ランダムパターン
レジスタ14にシフトされ、そこでは試験ビットは試験パ
ターンに累算され、また「試験ベクトル」として参照さ
れている。一般的に言って、試験パターンの幅、すなわ
ちビットの数は制限がないから、レジスタ14の大きさは
試験パターンの幅に従って変化する。
循環メモリ11はQ0,Q1,Q2,....,Qb-2,Qb-1として参照
された一組の荷重ファクタを保持し、ここでｂは試験パ
ターンの特定の幅に等しい。各荷重ファクタＱはｒ＋１
ビットを有している。（W0,W1,....,Wr-1,Wr）ｊとして
参照できる各多重ビット荷重ファクタQjは発生されかつ
レジスタ14に蓄積すべき各荷重ビット、すなわちzjに関
連される。
所与のクロックサイクルの間に、荷重ファクタはメモ
リ11から選択され、かつ荷重レジスタ16を介して結合手
段13への入力として伝送される。同時に、準ランダムパ
ターン発生器12により発生されたパターンからのビット
のｒは選択され、かつランダムパターンソースレジスタ
15を介して結合手段に入力される。ランダムパターンか
らのビットA0,....,Ar-1はｒ個の２入力マルチプレクサ
M0,....,Mr-1の縦続シリーズへの制御入力として作用す
る。メモリから選択された荷重ファクタ（W0,...,Wr-1,
Wr）ｊの１つからのビットはマルチプレクサM0,....,M
r-1へのデータ入力である。このように、従前の接近法
とは反対に、荷重ファクタは荷重ランダムパターンとな
るランダムソースから発生されたビットのコントローラ
あるいはセレクタとして作用するよりはむしろパターン
を形成するように結合される。
現存のメモリ11は循環あるいは再循環（recirculatin
g）である。メモリに蓄積された語の数は合成試験パタ
ーン（resulting test pattern）のビット数ｂ、すなわ
ち試験パターンの幅に等しい。メモリ中の各語は１プラ
ス所望の精度ｒ、すなわちｒ＋１に等しい多数のビット
を有する多重ビット荷重ファクタであり、それは荷重試
験パターンの所与のビットを発生するために使用され
る。換言すれば、メモリに蓄積された各荷重ファクタ
Qj、すなわち（W0,W1....,Wr-1,Wr）ｊは合成荷重試験
パターンの特定の荷重試験ビットZjに関連される。荷重
ファクタのビットの数はいかに正確に人が試験パターン
のビット、すなわち所望の精度ｒを荷重しようと欲する
かにより決定される。
荷重試験パターンの１つの荷重試験ビットが荷重ラン
ダムパターン発生システムの各クロックサイクルの間に
発生されるから、荷重発生器（weighted generater）は
合成荷重試験パターンのビットの数ｂに等しい多数のサ
イクルを処理しなければならない。このように、１つの
荷重試験ビットを生成するために１クロックサイクルの
間に１つの荷重ファクタが使用されるから、荷重試験パ
ターンを発生するのに必要なクロックサイクルの数に等
しく、従って荷重試験パターンのビットの数に等しい多
数の荷重ファクタが選択されなければならない。一度荷
重ファクタQjがメモリから選択されると、その特定の試
験パターンのすべてのビットＺが発生されるまでそれが
再び使用されないようなやり方で荷重ファクタQjが循環
される。
換言すれば、所与の荷重試験パターンの発生の間に各
荷重ファクタQjは一度だけ使用される。このように、循
環メモリ11は「先入れ先出し（first in first out）」
能力を有するメモリであり、ここで一度使用されてメモ
リに蓄積された値はメモリの別のアドレスに置かれ、か
つ各サイクルが生起するとメモリを通して再循環を始め
る。ビットレベルにおいて、荷重パターンレジスタ14は
シフトレジスタであるから、荷重パターンの最小優位桁
ビット（LSB）Zb-1が最初に発生される。従って、メモ
リ11の荷重ファクタは荷重パターンレジスタ14の最小優
位桁ビットZb-1に関連した荷重ファクタQb-1がまずアク
セスすべきアドレス、すなわちアドレスｂ−１における
メモリ11に位置され、かつ荷重パターンレジスタ14の最
大優位桁ビットZ0に関連する荷重ファクタQ0は第１クロ
ックサイクルの最後のアドレスであるアドレス０に位置
されるよう処理と矛盾のない態様で蓄積される。
当業者に既知のランダムパターン発生器12の設計は線
形フィードバックシフトレジスタあるいはセルラー自律
レジスタ（cellular automata register）の構造であろ
う。クレイ・エス・グロスター（Gloster,Cley S.）お
よびフランク・ブルグレス（Brglez,Franc）の「組み込
み自己試験による境界走査（Boundary Scan with Built
−In Self−Test）」、アイイーイーイー・コンピュー
タの設計と試験（IEEE Design ＆ Test of Computer−
ｓ）、1989年２月、頁36−44を参照。しばしばランダム
パターンソースレジスタと呼ばれているレジスタ15はラ
ンダムパターン発生器内に含まれている。ランダムパタ
ーンは処理に先立ってレジスタ15に蓄積される。レジス
タ15の大きさはｓであり、かつ隣接ビット相関を減少す
るために、所望の精度であるｒに等しいかあるいはそれ
より大きくなくてはならない。ビットの数ｒ（ここでｒ
は発生すべきビットの所望の精度Ｚである）は結合手段
13への制御入力として処理の間にソースレジスタから選
択される。そこからビットが選択されるソースレジスタ
15内のビット位置は原理的には任意にできる。しかし、
最良の結果を得るために、ビットは全く独立でなければ
ならない。このことは、選択されたｒビット間の空間
（spacing）を最大化することによりたいていの場合に
達成される。
一度クロックサイクルが、荷重ランダムパターンレジ
スタ14にシフトされている発生荷重ランダムビットZiに
完全になるなら、新しいクロックサイクルが始まり、ラ
ンダムソースレジスタ15からｒビットをタップし、かつ
メモリ11の循環の結果としてアドレス０に位置される長
さｒあるいはｒ＋１の次の荷重ファクタの選択となる。
荷重ファクタQj+1が荷重レジスタ16に蓄積され、かつラ
ンダムソースレジスタ15から結合手段に入力され、かつ
荷重レジスタ16が荷重パターンレジスタの次の優位桁ビ
ットZj+1を発生するよう処理される。荷重試験パターン
の長さｂに等しい多数の荷重ビットが発生されるまでこ
のプロセス継続する。一度荷重試験パターンが発生され
ると、新しい試験パターンは生成できる。同じ荷重ファ
クタが試験中の特定の回路に生成された各試験パターン
に使用される。しかし、パターンソースレジスタからの
ビットは準ランダムであり、従って、試験中の所与の回
路、ならびに荷重試験パターンを持つ各荷重ビットに対
して生成された各試験パターンとは一般には異なってい
る。
線形フィードバックシフトレジスタあるいはセルラー
自律レジスタにより発生されたランダムビットが常にお
互いに独立な値を有していないから、選択されたビット
の値は選択されたビット位置内の値の独立性を増大する
ために「スクランブル」されよう。スクランブリング手
段17は一連の並列排他的オアゲートと連結した種々の置
換（permutation）を取ることができる。
結合手段13は一組の縦続マルチプレクサゲート
M0,....,Mr-1を具え、その各々は３つの入力X0,....,X
r-1、W0,....,Wr-1、A0,....,Ar-1と１つの出力
Y1,....,Yrを有している。１つのゲートからの出力Yiは
すぐ連続するマルチプレクサゲートの３つの入力の１つ
Xiに接続されている。他の２つの入力WiとAiは、それぞ
れ荷重レジスタ16に蓄積された荷重ファクタからの、お
よびランダムソースレジスタ15からのビットである。荷
重レジスタからのからのビットWiと、直接先行するマル
チプレクサゲートMi-1からの出力Yiに結び付けられたXi
はマルチプレクサゲートMiへの２つのデータ入力であ
る。ランダムソースレジスタAiからのビットはマルチプ
レクサゲートMiの制御ビットとして作用する。換言すれ
ば、マルチプレクサMiの出力Yi+1は制御入力Aiが２進の
０あるいは１であるかどうかに依存して入力Xiあるいは
入力Wiのいずれかであろう。この一般構造の１つの例外
は、２つのデータ入力X0とW0が荷重ファクタQjの２つの
ビットWrとW0、すなわち荷重レジスタ16に蓄積された
（W0,....,Wr-1,Wr）ｊである縦続シリーズの第１マル
チプレクサゲートM0であり、かつ制御ビットA0がランダ
ムソースレジスタ15からのビットであることである。
一般にZjを発生するための結合手段13により実行され
た荷重関数（weighting function）は実際の２進値を使
用して例示されよう（ここで精度ｒ＝1,2,3である）。
精度ｒは試験パターンの所望の精度である。例示の目的
で、荷重試験ビットZjに関連した荷重ファクタQjが荷重
レジスタ16に負荷されたことを仮定する。
最も簡単な場合は、１なる精度、すなわちｒ＝１、あ
るいは１ビット解像度である。結合手段13はｒ＝１に対
する単一マルチプレクサM0のみからなっている。
ｒ＝１なるM0において、制御入力A0は２つのデータ入力
X0とW0の間を選択し、出力Y1を生成する。M0に対して、
X0はWrに結び付けられ、かつｒ＝１であるからX0＝W1で
ある。任意の観測シーケンスの間に、Aoは時間の半分の
２進の０（binary ZERO half the time）と、時間の他
の半分の２進の１であろう。というのは、A0がバイアス
されない準ランダムソース12からレジスタセルによって
駆動されるからである。それに対応して、出力Y1はX1＝
時間の半分のW1と、時間の他の半分であるW0であろう。
換言すれば、Y1が１なる値に達する確率は以下の式によ
り表すことができる。
Prob［Y1＝１］＝1/2＊X0＋1/2＊W0 （１） ｒ＝１に対してX0＝W0であり、マルチプレクサM0のデ
ータ入力割り付けの４つの組の全体は、２進荷重
｛（W1,W2）：（1,1），（0,0），（0,1），（1,0）｝
の組から取ることができ、マルチプレクサ出力Y1におけ
る信号確率｛0,1/2,1｝の組となる。
出力Y1が２進の１であり、従ってProb［Y1＝１］＝１
であることが保証されるよう所望される場合、選ばれた
荷重ファクタはＱ＝（W0W1）＝（11）でなければなら
ず、かつ荷重（W1,W0）は（1,1）に等しい。このよう
に、出力Y1は常に１であろう。他方、もしも出力Y1が決
して１でないなら、すなわちProb［Y1＝１］＝０である
なら、選ばれた荷重ファクタはＱ＝（W0W1）＝（00）で
なければならず、かつ荷重（W1,W0）はY1の出力＝０を
保証するよう（0,0）に等しい。出力Y1＝１を得る1/2の
確率、すなわちProb［Y1＝１］＝1/2が所望される場
合、選ばれた荷重ファクタはＱ＝（W0W1）＝（10）であ
り、かつ荷重（W1,W0）は（0,1）に等しい。このよう
に、Y1は時間の半分の２進値の１と時間の半分の２進値
の０を達成する。
データ入力（W1,W0）＝（1,0）となる荷重ファクタＱ
＝（W0W1）＝（01）は使用されない。その理由は、保証
された出力Y1＝１が、すなわちProb［Y1＝１］＝１が所
望される場合にWr（この場合にはW1）のみが使用される
からである。確率Prob［Y1＝１］＜１である場合、Wr荷
重ビットはY1に何らの効果も有さず、従って単に例示の
目的には考慮されない。このことは所望の精度にかかわ
らず真実である。その上、もしProb［Ｙ＝１］が決して
１にならない、すなわち常に１より小さいことを状態が
保証するなら、結合手段13の別の実施例が使用でき、そ
こではマルチプレクサM0への入力X0はWrよりむしろ２進
の０に結び付けられる。
例示しかつシーケンスで後続する第２の場合はｒ＝２
の精度に対するものである。２なる精度は結合手段13で
２つのマルチプレクサM0とM1の使用を要求する。結合手
段はマルチプレクサM0とM1に対してそれぞれ２つの制御
入力A0とA1を有している。４つのデータ入力と２つのデ
ータ出力はマルチプレクサM0とM1に対してそれぞれ
（X0,W0），（X1,M1）およびY1,Y2である。ここでｒ＝
２およびX1＝Y1であるからX0＝Wr＝W2である。任意の観
測シーケンスの間に、A1は時間の半分の２進の０であ
り、かつ時間の他の半分の２進の１であろう。というの
は、A1がバイアスされない準ランダムソース12からレジ
スタセルによって駆動されるからである。その結果、A1
は時間の半分の出力Y2としてX1を選択し、かつ時間の他
の半分の出力Y2として入力W1を選択しよう。式（１）が
出力Y1に対して値１を達成する確率を表し、Y2に対して
値１を達成する確率は次のように表すことができる。
Prob［Y2＝１］＝1/2＊Prob［Y1＝１］＋1/2＊W
1 （２） ｒ＝１の場合の式（１）、Prob［Y1＝１］＝1/2＋X0
＋1/2＊W0は式（２）に代入でき、ｒ＝２であるProb［Y
2＝１］を表す展開された式、 Prob［Y2＝１］＝1/2＊（1/2＊X0＋1/2＊W0）＋1/2＊W1 （３） となる。
ｒ＝２、従ってX0＝Wr＝W2に対して、データ入力割り
付けの８組の全体は荷重レジスタ16に蓄積された荷重ビ
ット（W2,W0,W1）の組から作成できる。これらのデータ
入力割り付けは以下のように第１表に表されている。
ｒ＝２であり、荷重ビットW2とW0がマルチプレクサM0
に入力され、かつ荷重ビットW1がマルチプレクサM1に入
力されることを想起することは重要である。信号確率の
組（0,1/4,2/4,3/4,1）は第１表からの荷重ビットを使
用して第２マルチプレクサM2の出力Y2により発生でき
る。
ｒ＝１の場合のように、ここではマルチプレクサM1に
対してY2＝１の保証された出力が所望されているのだ
が、Prob［Y2＝１］＝１である。選ばれた荷重ファクタ
はＱ＝（W0W1W2）＝（111）でなければならず、それは
第１表の第５行のように（1,1,1）である荷重ビット（W
2,W0,W1）となる。他方、Y2≠１の保証された出力が所
望される場合、すなわちProb［Y2＝１］＝０なら、荷重
ファクタはＱ＝（W0W1W2）＝（000）でなければなら
ず、それは第１表の第１行のように荷重ビット（W2,W0,
W1）＝（0,0,0）となる。Y2＝１を得る残存確率（remai
ning probability）、すなわち０＜Prob［Y2＝１］＜１
はｒ＝２に対して2-rから評価されたように増分1/4で一
様に間隔が置かれている。
本発明はマルチプレクサと対応データ及び制御入力の
数を単に増大することにより得ることのできる出力確率
の間の間隔の一様な減少、すなわち精度ｒの増大を許容
する。これは精度がｒ＝３である次の場合で明らかにさ
れている。この場合に、結合手段13は３個のマルチプレ
クサM0,M1およびM2の縦続シリーズから構成されてい
る。ランダムソースレジスタ15から選択された制御入力
はマルチプレクサM0,M1およびM2に対してA0,A1およびA2
である。M0に対する縦続シリーズへのデータ入力は
（X0,W0）であり、ここでX0＝W3で、それは出力Y1とな
る。マルチプレクサM1へのデータ入力は（X1,W1）であ
り、ここでX1＝Y1で、それは出力Y2となる。マルチプレ
クサM2へのデータ入力は（X2,W2）であり、ここでX2＝Y
2で、それは出力Y3となる。ｒ＝３の場合の出力Y3は荷
重試験ビットZjである。任意の観測シーケンスの間に、
A2は時間の半分の２進の０と、かつ時間の他の半分の２
進の１であろう。というのは、A2はバイアスされない準
ランダムソース12からのレジスタセルによって駆動され
るからである。その結果、A2は時間の半分の出力Y3とし
て入力X2を選択し、かつ時間の他の半分の出力Y3として
入力W2を選択しよう。
出力Y1とY2に対して値１を達成する確率の場合のよう
に、出力Y3に対して値１を達成する確率は以下の式によ
り表すことができる。
Prob［Y3＝１］＝1/2＊Prob［Y2＝１］＋1/2＊W
2 （４） 式（２）すなわちProb［Y2＝１］＝1/2＊Prob［Y1＝
１］＋1/2＊W1が式（４）に代入される場合、中間展開
式は以下のようになる。
Prob［Y3＝１］＝1/2＊（1/2＊Prob［Y1＝１］ ＋1/2＊W1）＋1/2＊W2 （５） 式（１）すなわちProb［Y1＝１］＝1/2＊X0＋1/2＊W0
が式（５）に代入される場合、出力Y3に対して値１を達
成する確率の最終展開形は、 Prob［Y3＝１］＝1/2＊（1/2＊（1/2＊X0＋1/2＊W0） ＋1/2＊W1）＋1/2＊W2 （６） である。
精度ｒ＝３、従ってX0＝Wr＝W3を有する場合に、デー
タ入力割り付けの16組の全体へ荷重レジスタ16に蓄積さ
れた荷重ビット（W3,W0,W1,W2）の組から作成できる。
これらのデータ入力割り付けは以下のように表される。
ｒ＝３であって、荷重ビットW3とW0がマルチプレクサ
M0への入力であり、荷重ビットW1がマルチプレクサM1へ
の入力であり、かつ荷重ビットW2がマルチプレクサM2へ
の入力であることを想起することは重要である。
信号確率の組（0,1/8,2/8,3/8,4/8,5/8,6/8,7/8,1）
は第２表からの荷重ビットを使用して第３マルチプレク
サM3の出力Y3として発生できる。
ｒ＝１およびｒ＝２の場合として、ここではマルチプ
レクサM2に対するY3＝１の保証された出力が所望され、
すなわち出力Y3が常に１であるのだが、２進の１を達成
する確率は１であり、Prob［Y3＝１］＝１として表され
る。２進の１の出力を確実にするために、選ばれた荷重
ファクタはＱ＝（W0W1W2W3）＝（1111）でなければなら
ず、それは第２表の第９行のように（1,1,1,1）である
荷重ビット（w3,w0,w1,w2）となる。他方、Y3≠１の保
証された出力が所望される場合、すなわちY3が決して１
にならない場合、２進の１を達成する確率が０であり、
Prob［Y3＝１］＝０として表される。この確率と矛盾の
ない出力を得るために、Prob［Y3＝１］＝０を達成する
のに必要な荷重ファクタはＱ＝（W0W1W2W3）＝（0000）
であり、それは第２表の第１行のように荷重ビット
（W3,W0,W1,W3）＝（0,0,0,0）となる。出力Y3＝１を達
成する残存確率、すなわち０＜Prob［Y3＝１］＜１はｒ
＝３に対する2-rで評価されたように増分1/8で一様に間
隔が置かれている。
本発明によると、得ることのできる確率の間の間隔は
マルチプレクサの数および対応入力信号の増大により、
すなわち精度ｒの増大により一様に減少できる。W0,
W1,....,Wr-1,Wrとして表された荷重ビットの順序は、W
0が最小優位桁ビットを表し、Wrが最大優位桁ビットを
表しているということで信号の通常の２進符号化に対応
している。この符号化は出力信号確率、すなわちProb
［Y1＝１］（ここでマルチプレクサ出力Y1,....,Yr-1,Y
rに対してｉ＝1,2,...,rである）の割り付けを簡単化す
る。換言すれば、ｒ＝３に対する荷重ファクタQj＝（W0
W1W2W3）ｊは（0001）なる２進値を有し、それはＱ（数
値的等価物）＊2-r＝1/8の信号確率の割り付けとなる。
同様に、荷重ファクタＱ＝（0011）はマルチプレクサ出
力に信号確率3/8を割り付ける。このように、マルチプ
レクサ出力に対する任意の信号確率が得られ、かつ Prob［Yi＝1,i＝1,2,....,r］＝Ｑ（数値的等価物）＊2-r （７） により表される。
本発明により遂行できる3/8と5/8のような信号確率は
IBMの特許で開示された装置と方法を使用しては決して
達成できない。精度の値ｒが増大するにつれて、IBM特
許の開示を使用して達成できない一層の信号確率が本発
明を通して遂行できる。一般に、精度ｒの選択はDUT 3
の性質に依存するであろう。ｒの値が増大すると、回路
の試験に必要な荷重ランダムパターンの数は一般に減少
しよう。
一般の場合、結合手段13はｒ個の縦続マルチプレクサ
ゲートM0,....,Mr-1を具え、ここでｒは所望の解像度で
ある。結合手段13はランダムパターンソースレジスタ15
からのｒ個のビットA0,....,Ar-1と、メモリ11からのｒ
＋１個の荷重ビットW0,...,Wrを荷重レジスタ16を介し
て結合する。結合手段は次のブール関数 Y0＝X0＝Wr （8A） Yi＝i-1Yi-1＋Ai-1Wi-1,i＝1,...,r （8B） によって表すことができる。
式（8A）において、Y0とX0と等価である。結合手段13
のブール表現はさらに次のように展開できる。
Zj＝r-1 r-2....0Wr＋Ar-1Wr-1＋ r-1Ar-2Wr-2＋...＋ r-1 r-2...A0W0 （９） ｒが所望の精度であるから、これら２つのブール表現
（８）と（９）の変数は、A0...Ar-1がランダムパター
ンソース15からのｒビットを表すというハードウエア設
計に関係している。WrはM0のマルチプレクサゲートの入
力X0に接続されている荷重ファクタＱのｒ番目のビット
を表し、W0,...,Wr-1はマルチプレクサゲートＭの入力W
0,...,Wr-1に接続されている荷重ファクタの残存ｒビッ
トを表し、Y1はマルチプレクサゲートM0からの出力を表
して、かつY2,....,Yrは残存マルチプレクサゲート
M1,....,Mr-1の残存出力を表し、そしてZjはマルチプレ
クサMr-1の出力Yrを表している。最後のマルチプレクサ
ゲートMr-1の出力は荷重ランダムビットYrであり、かつ
ビットZjとして荷重ランダムパターンレジスタ14のｊ番
目の位置にシフトされる。
結合手段13が特定の確率により荷重ランダムパターン
を発生する条件は数式によってｒ次の反復式に表すこて
もできる。簡単化のために、y1＝Ｐ［Y1＝１］と設定す
ると、y1はY1が値１を有する確率である。もしランダム
ソースレジスタ15から選択されたランダムビットＡが一
様に分布された独立なランダム２進変数であるなら、Ｐ
［Ai＝1,Aj＝１］＝Ｐ［Ai＝１］＊Ｐ［Aj＝１］であ
る。換言すれば、もし独立な真実のビット独立性が存在
するなら、ランダムビットAiが２進値の１を有し、そし
てランダムビットAjが２進値の１を有するという結合確
率（joint probability）は、ランダムビットAjが２進
値の１を有する確率を乗算された２進値の１をランダム
ビットAiが有する確率に等しい。
その上、簡単化のため、荷重ビットＷが２進値の１、
すなちWi＝Ｐ［Wi＝１］を有し、かつ荷重ランダムビッ
トＺが２進値の１、すなわちZj＝Ｐ［Zj＝１］を有する
確率ｗとｚを表すために低いケース（lower case）もま
た使用できる。
このように、ｒにわたる各ステップの確率式は次のよ
うに表現される。
代入により、このｒ＋１個の式のシリースは代案とし
て次のように表現できる。
図面と明細書の説明において、本発明の典型的な好ま
しい実施例が開示されており、たとえ特定の述語が採用
されていても、それらは総称的かつ記述的意味のみで使
用され、限定を目的としておらず、本発明の範囲は特許
請求の範囲で説明されている。
フロントページの続き (72)発明者 ブルグレッツ フランク アメリカ合衆国ノース カロライナ州 27511 キャリー ブルーク プレイス 109 (72)発明者 ケデム ガーション アメリカ合衆国ノース カロライナ州 27514 チャペル ヒル サリー ロー ド 602 (72)発明者 グロスター クレイ サミュエル ジュ ニア アメリカ合衆国ノース カロライナ州 27613 ラレイ イグザクタ レイン 3150 アパートメント 716 (56)参考文献 特開 昭59−160236（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/58

Claims (29)

    (57)【特許請求の範囲】
  1. 【請求項１】循環メモリ内に記憶された複数の多重ビッ
    ト荷重ファクタ（Ｑ）を有する循環メモリ（11）と、 複数の多重ビットランダムビットターンを発生するため
    のランダムパターン発生器（12）と、 前記循環メモリと前記ランダムパターン発生器とへ活動
    的に接続された、多重ビットの荷重されたランダムパタ
    ーンを形成するために前記循環メモリ内に記憶された前
    記多重ビット荷重ファクタを前記多重ビットランダムビ
    ットパターンと活動的に結合するための手段（13）と、 を具えている荷重ランダムパターン発生システム
    （８）。
  2. 【請求項２】前記活動的に結合するための手段が、 各々が複数の入力端子（A,X,W）と出力端子（Ｙ）とを
    有し、直前の段の出力端子が直後に続く段の前記複数の
    入力端子のうちの一つ（Ｘ）へ接続されている、複数の
    直列に接続された段（Ｍ）を具えており、 前記多重ビット荷重ファクタのそれぞれのビット（Ｗ）
    と前記ランダムビットパターンのそれぞれのビット
    （Ａ）とが前記段のそれぞれ１個の入力端子へ接続され
    ている、 ことを特徴とする請求項１記載の荷重ランダムパターン
    発生システム。
  3. 【請求項３】前記各段の前記複数の入力端子のうちの一
    つが制御入力端子（Ａ）から成っており、且つ 前記ランダムビットパターンの前記それぞれのビットが
    前記制御入力端子のそれぞれ一つへ接続されている、 ことを特徴とする請求項２記載の荷重ランダムパターン
    発生システム。
  4. 【請求項４】前記活動的に結合するための手段が複数の
    直列に接続されたマルチプレクサゲート（Ｍ）を具え、
    前記直列に接続されたマルチプレクサゲートの各々は、
    第１及び第２データ入力端子（X,W）、制御入力端子
    （Ａ）及び出力端子（Ｙ）を有し、前記出力端子（Ｙ）
    の２進値は、前記制御入力端子の２進値に依存する前記
    第１及び第２データ入力端子（X,W）の２進値のうちの
    一つであり、直前の段の出力端子（Ｙ）が直後に続く段
    の第１データ入力端子（Ｘ）へ接続され、前記多重ビッ
    ト荷重ファクタのそれぞれのビットが、前記第２のデー
    タ入力端子のそれぞれ一つ（Ｗ）へ接続され、且つ前記
    ランダムビットパターンのそれぞれのビットが、前記制
    御入力端子のそれぞれ一つ（Ａ）へ接続されていること
    を特徴とする請求項１記載の荷重ランダムパターン発生
    システム。
  5. 【請求項５】前記活動的に結合するための手段（13）
    が、前記多重ビット荷重ファクタと次のブール関数 Y0＝Wr; Yi＝i-1Yi-1＋Ai-1Wi-1,i＝1....r; に従った前記ランダムビットパターンとを結合し、ここ
    でｒは所望の精度であり、Aiは前記ランダムパターンの
    一つのビットであり、Wiは前記荷重ファクタの選択され
    た一つのうちの一つのビットであり、YiはWrに設定され
    るY0を除いてAiとWiとの結合の結果であって、且つYrは
    前記荷重されたランダムパターンの一つのビットを発生
    するための最終反復の結果であることを特徴とする請求
    項１記載の荷重ランダムパターン発生システム。
  6. 【請求項６】前記活動的に結合するための手段（13）
    が、前記多重ビット荷重ファクタと次のブール関数 Zj＝r-1 r-2....0Wr＋Ar-1Wr-1＋r-1 Ar-2Wr-2＋....＋r-1 r-2 ....A0W0; に従った前記ランダムビットパターンとを結合し、ここ
    でｒは所望の精度であり、Aiは前記ランダムパターンの
    一つのビットであり、Wiは前記荷重ファクタの選択され
    た一つのうちの一つのビットであり、且つZjは発生され
    た荷重されたランダムビットであることを特徴とする請
    求項１記載の荷重ランダムパターン発生システム。
  7. 【請求項７】試験されるべき複雑なディジタル論理回路
    （３）を更に具えており、 前記荷重ランダムパターン発生システムは前記ディジタ
    ル論理回路の境界走査試験を実行するために単一の集積
    回路チップ上に組み立てられている、 ことを特徴とする請求項１記載の荷重ランダムパターン
    発生システム。
  8. 【請求項８】前記ランダムビットパターンが、前記活動
    的に結合するための手段における前記多重ビット荷重フ
    ァクタの結合を制御することを特徴とする請求項１記載
    の荷重ランダムパターン発生システム。
  9. 【請求項９】活動的に結合するための手段が単一のクロ
    ックサイクル内で前記多重ビット荷重ファクタのうちの
    一つを前記ランダムビットパターンと結合することを特
    徴とする請求項１記載の荷重ランダムパターン発生シス
    テム。
  10. 【請求項１０】前記活動的に結合するための手段により
    形成された前記荷重されたランダムパターンを中に記憶
    するために前記活動的に結合するための手段へ接続され
    たレジスタ（14）、 を更に具えている請求項１記載の荷重ランダムパターン
    発生システム。
  11. 【請求項１１】前記ランダムパターン発生器が前記ラン
    ダムビットパターンを中に記憶するためのレジスタ（1
    7）を含んでおり、前記レジスタが前記活動的に結合す
    るための手段へ接続されていることを特徴とする請求項
    １記載の荷重ランダムパターン発生システム。
  12. 【請求項１２】前記ランダムパターン発生器が線形フィ
    ードバックシフトレジスタを具えていることを特徴とす
    る請求項１記載の荷重ランダムパターン発生システム。
  13. 【請求項１３】前記ランダムパターン発生器がセルラー
    自律レジスタを具えていることを特徴とする請求項１記
    載の荷重ランダムパターン発生システム。
  14. 【請求項１４】前記多重ビット荷重ファクタ（Ｗ）内の
    ビットの数は前記荷重されたランダムパターンに対する
    所望の精度により決定されることを特徴とする請求項１
    記載の荷重ランダムパターン発生システム。
  15. 【請求項１５】前記多重ビット荷重ファクタ（Ｗ）の各
    々が、前記荷重されたランダムパターン内の単一のビッ
    トが１と等しい確率を具えていることを特徴とする請求
    項１記載の荷重ランダムパターン発生システム。
  16. 【請求項１６】前記多重ビット荷重ファクタが、前記荷
    重されたランダムパターン内の単一のビットが０と等し
    い確率を具えていることを特徴とする請求項１記載の荷
    重ランダムパターン発生システム。
  17. 【請求項１７】前記ランダムビットパターンのビットが
    互いに独立であることを特徴とする請求項１記載の荷重
    ランダムパターン発生システム。
  18. 【請求項１８】前記ランダムビットパターンのビットが
    相互に従属し、且つ前記荷重ランダムビットパターン発
    生システムが更に、前記ランダムパターンの従属部分を
    独立部分へ変換するために、前記ランダムビットパター
    ン発生器と前記活動的に結合するための手段との間に接
    続されたスクランブル手段を具えていることを特徴とす
    る請求項１記載の荷重ランダムパターン発生システム。
  19. 【請求項１９】前記スクランブル手段が複数の排他的OR
    ゲートで構成されていることを特徴とする請求項18記載
    の荷重ランダムパターン発生システム。
  20. 【請求項２０】試験されている装置を試験するための試
    験システム（１）と協力している請求項１記載の荷重ラ
    ンダムパターン発生システム。
  21. 【請求項２１】第１多重ビット荷重ファクタ（Ｗ）を与
    える工程と、 第１多重ビットランダムビットパターン（Ａ）を発生す
    る工程と、 荷重されたランダムパターンの第１ビットを発生するた
    めに、第１多重ビット荷重ファクタと第１多重ビットラ
    ンダムビットパターンとを活動的に結合する工程（13）
    と、 荷重されたランダムパターンの第２及びその後のビット
    を発生するために、第２及びその後の多重ビット荷重フ
    ァクタと第２及びその後のランダムビットパターンとに
    対して前記の付与工程、発生工程及び活動的結合工程を
    反復する工程と、 の工程を具えている、荷重ランダムパターン発生方法。
  22. 【請求項２２】前記活動的結合工程が、 多重ビット荷重ファクタからの第１ビット（Ｗ）と多重
    ビットランダムビットパターンからの第１ビット（Ａ）
    とを、第１出力を作り出すために最初に結合する工程、
    及び 第２及びその後の出力を作り出すために、多重ビット荷
    重ファクタからの第２及びその後のビットに対してと、
    多重ビットランダムパターンからの第２及びその後のビ
    ットに対し、及び第１及びその後の出力に対して前記最
    初の結合工程を反復する工程、 の工程を具えていることを特徴とする請求項21記載の荷
    重ランダムパターン発生方法。
  23. 【請求項２３】前記最初の結合工程が、 第１出力（Ｙ）を作り出すために多重ビットランダムビ
    ットパターンからの第１ビット（Ａ）の制御の下に、多
    重ビット荷重ファクタからの第１ビット（Ｗ）と第１デ
    ータ入力（Ｘ）とをマルチプレクスする工程（Ｍ）を具
    えていること、 及び、前記反復工程が、 第２及びその後の出力を作り出すために多重ビットラン
    ダムビットパターンからの第２及びその後のビット
    （Ａ）の制御の下に、多重ビット荷重ファクタからの第
    ２及びその後のビット（Ｗ）と第１及びその後の出力
    （Ｙ）とをマルチプレクスする工程を具えていること、 を特徴とする請求項21記載の荷重ランダムパターン発生
    方法。
  24. 【請求項２４】前記結合工程が、次のブール関数 Y0＝Wr; Yi＝i-1Yi-1＋Ai-1Wi-1,i＝1....r; に従って前記第１多重ビット荷重ファクタと前記第１ラ
    ンダムビットパターンとを結合する工程を具えており、
    ここで、ｒは所望の精度であり、Aiは前記ランダムパタ
    ーンの一つのビットであり、Wiは前記荷重ファクタの選
    択された一つのうちの一つのビットであり、YiはWrへ設
    定されるY0を除いたAiとWiとの結合の結果であり、且つ
    Yrは前記荷重されたランダムパターンの一つのビットを
    発生するための最後の反復の結果であることを特徴とす
    る請求項21記載の荷重ランダムパターン発生方法。
  25. 【請求項２５】前記結合工程が、次のブール関数 Zj＝r-1 r-2....0Wr＋Ar-1Wr-1＋r-1 Ar-2Wr-2＋....＋r-1 r-2 ....A0W0; に従って前記第１多重ビット荷重ファクタと前記第１ラ
    ンダムビットパターンとを結合する工程を具えており、
    ここで、ｒは所望の精度であり、Aiは前記ランダムパタ
    ーンの一つのビットであり、Wiは前記荷重ファクタの選
    択された一つのうちの一つのビットであり、且つZjは発
    生された荷重されたランダムビットであることを特徴と
    する請求項21記載の荷重ランダムパターン発生方法。
  26. 【請求項２６】前記発生工程が、ビットが互いに独立で
    ある第１多重ビットランダムビットパターンを発生する
    工程を具えていることを特徴とする請求項21記載の荷重
    ランダムパターン発生方法。
  27. 【請求項２７】前記発生工程が、 ビットが互いに従属している第１多重ビットランダムビ
    ットパターンを発生する工程と、 ビットが互いに独立している多重ビットランダムビット
    パターンを与えるために従属ビットをスクランブルする
    工程と、 の工程を具えていることを特徴とする請求項21記載の荷
    重ランダムパターン発生方法。
  28. 【請求項２８】ランダムビットパターンに対する第１及
    びその後のビットが、多重ビット荷重ファクタの第１及
    びその後のビットの結合を制御することを特徴とする請
    求項21記載の荷重ランダムパターン発生方法。
  29. 【請求項２９】前記結合工程が単一クロックサイクル内
    で実行されることを特徴とする請求項21記載の荷重ラン
    ダムパターン発生方法。
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