JPH06103062A - コンピュータ処理装置に利用できるレジスタ数を増大させる装置 - Google Patents
コンピュータ処理装置に利用できるレジスタ数を増大させる装置Info
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- JPH06103062A JPH06103062A JP3308336A JP30833691A JPH06103062A JP H06103062 A JPH06103062 A JP H06103062A JP 3308336 A JP3308336 A JP 3308336A JP 30833691 A JP30833691 A JP 30833691A JP H06103062 A JPH06103062 A JP H06103062A
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Abstract
(57)【要約】
【目的】 コンピュータがアドレッシングできる数学的
操作用の高精度レジスタの数を増加させることを目的と
する。 【構成】 第１の複数のレジスタと、第２の複数のレジ
スタとを含み、第１の複数のレジスタに属する各レジス
タは、少なくとも１つの単精度数を記憶するのに十分な
数のビット位置を含み、第１の複数のレジスタに属する
レジスタは、単精度数を記憶するときは、順次番号付け
されたアドレスによりアドレッシング可能であり、倍精
度数を記憶するときには、単精度数を記憶するときに使
用する順次番号のうち１つおきの番号によりアドレッシ
ング可能であり、また、第２の複数のレジスタに属する
各レジスタは、少なくとも１つの単精度数を記憶するの
に十分な数のビット位置を含み、複数の第２のレジスタ
に属するレジスタは、倍精度数を記憶するときには、単
精度数を記憶するときに使用する順次番号のうち、第１
の複数のレジスタに属するレジスタをアドレッシングす
る際に脱落させた１つおきの番号により、２つ１組でア
ドレッシング可能である。
操作用の高精度レジスタの数を増加させることを目的と
する。 【構成】 第１の複数のレジスタと、第２の複数のレジ
スタとを含み、第１の複数のレジスタに属する各レジス
タは、少なくとも１つの単精度数を記憶するのに十分な
数のビット位置を含み、第１の複数のレジスタに属する
レジスタは、単精度数を記憶するときは、順次番号付け
されたアドレスによりアドレッシング可能であり、倍精
度数を記憶するときには、単精度数を記憶するときに使
用する順次番号のうち１つおきの番号によりアドレッシ
ング可能であり、また、第２の複数のレジスタに属する
各レジスタは、少なくとも１つの単精度数を記憶するの
に十分な数のビット位置を含み、複数の第２のレジスタ
に属するレジスタは、倍精度数を記憶するときには、単
精度数を記憶するときに使用する順次番号のうち、第１
の複数のレジスタに属するレジスタをアドレッシングす
る際に脱落させた１つおきの番号により、２つ１組でア
ドレッシング可能である。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータプロセッサ
に関し、特に、利用可能なレジスタの数を増すためにコ
ンピュータプロセッサにおいてレジスタをアドレッシン
グする装置に関する。
に関し、特に、利用可能なレジスタの数を増すためにコ
ンピュータプロセッサにおいてレジスタをアドレッシン
グする装置に関する。
【０００２】
【従来の技術】コンピュータプロセッサは複数のレジス
タと、複数の演算論理装置とから構成されている。それ
らのレジスタに値が導入されると、演算論理装置は、あ
る結果を達成するために、他のレジスタに記憶されてい
る命令に従って値を操作する。たとえば、カリフォルニ
ア州マウンテンビューのＳｕｎ Ｍｉｃｒｏｓｙｓｔｅ
ｍｓ，Ｉｎｃ．の設計によるスケーラブルプロセッサア
ーキテクチャ（ＳＰＡＲＣ）の場合、１つの命令語は装
置に第１のレジスタに記憶されている量を取り出すこ
と、その量を第２の複数のレジスタに記憶されている量
に加算すること及びその結果を第３のレジスタに導入す
ることを指令できる。
タと、複数の演算論理装置とから構成されている。それ
らのレジスタに値が導入されると、演算論理装置は、あ
る結果を達成するために、他のレジスタに記憶されてい
る命令に従って値を操作する。たとえば、カリフォルニ
ア州マウンテンビューのＳｕｎ Ｍｉｃｒｏｓｙｓｔｅ
ｍｓ，Ｉｎｃ．の設計によるスケーラブルプロセッサア
ーキテクチャ（ＳＰＡＲＣ）の場合、１つの命令語は装
置に第１のレジスタに記憶されている量を取り出すこ
と、その量を第２の複数のレジスタに記憶されている量
に加算すること及びその結果を第３のレジスタに導入す
ることを指令できる。
【０００３】浮動小数点プロセッサは、特に算術演算機
能を処理するのに適するプロセッサであり、この特定の
形態の算術演算を処理するのに最適の数と大きさの浮動
小数点レジスタを含む。ＳＰＡＲＣアーキテクチャで
は、浮動小数点プロセッサは、１つの単精度オペランド
を形成する３２のビットをそれぞれ保持することができ
る３２個の独立したレジスタを含む。単精度オペランド
は、コンピュータがその算術演算機能を実行するときに
使用する正規の数のビット位置を含む。算術演算操作の
精度をさらに向上させるために、浮動小数点プロセッサ
は３２個のレジスタを２つ１組にして使用して、１６個
の倍精度数を記憶するか、もしくは４つ１組にして使用
して、８個の４倍精度数を保持するようにしても良い。
また、コンピュータプロセッサは、同様にして８倍精度
以上の数を処理することにより精度を拡張しても良いで
あろう。
能を処理するのに適するプロセッサであり、この特定の
形態の算術演算を処理するのに最適の数と大きさの浮動
小数点レジスタを含む。ＳＰＡＲＣアーキテクチャで
は、浮動小数点プロセッサは、１つの単精度オペランド
を形成する３２のビットをそれぞれ保持することができ
る３２個の独立したレジスタを含む。単精度オペランド
は、コンピュータがその算術演算機能を実行するときに
使用する正規の数のビット位置を含む。算術演算操作の
精度をさらに向上させるために、浮動小数点プロセッサ
は３２個のレジスタを２つ１組にして使用して、１６個
の倍精度数を記憶するか、もしくは４つ１組にして使用
して、８個の４倍精度数を保持するようにしても良い。
また、コンピュータプロセッサは、同様にして８倍精度
以上の数を処理することにより精度を拡張しても良いで
あろう。
【０００４】レジスタがある動作のために利用不可能で
あるときにデータを記憶し、回復するのに要する時間は
非常に長いので、レジスタの数はプロセッサの動作速度
を決定する上での１つの要因である。このため、浮動小
数点プロセッサが使用できるレジスタの数を増すことが
望ましい。
あるときにデータを記憶し、回復するのに要する時間は
非常に長いので、レジスタの数はプロセッサの動作速度
を決定する上での１つの要因である。このため、浮動小
数点プロセッサが使用できるレジスタの数を増すことが
望ましい。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、コンピュータがアドレッシングできる数学的操作用
の高精度レジスタの数を増すことである。
は、コンピュータがアドレッシングできる数学的操作用
の高精度レジスタの数を増すことである。
【０００６】本発明の別の、さらに特定した目的は、コ
ンピュータがアドレッシングしうる倍精度浮動小数点レ
ジスタ及び４倍精度浮動小数点レジスタの数を増すこと
である。
ンピュータがアドレッシングしうる倍精度浮動小数点レ
ジスタ及び４倍精度浮動小数点レジスタの数を増すこと
である。
【０００７】
【課題を解決するための手段】本発明の上記の目的及び
その他の目的は、第１の複数のレジスタと、第２の複数
のレジスタとを具備し、第１の複数のレジスタに属する
各レジスタは、少なくとも１つの単精度数を記憶するの
に十分な数のビット位置を含み、第１の複数のレジスタ
に属するレジスタは、単精度数を記憶するときは、順次
番号付けされたアドレスによりアドレッシング可能であ
り、倍精度数を記憶するときには、単精度数を記憶する
ときに使用する順次番号のうち１つおきの番号によりア
ドレッシング可能であり、また、第２の複数のレジスタ
に属する各レジスタは、少なくとも１つの単精度数を記
憶するのに十分な数のビット位置を含み、第２の複数の
レジスタに属するレジスタは、倍精度数を記憶するとき
には、単精度数を記憶するときに使用する順次番号のう
ち、第１の複数のレジスタに属するレジスタをアドレッ
シングするときに脱落させた１つおきの番号により２つ
１組でアドレッシング可能であるような浮動小数点プロ
セッサにおいて実現される。
その他の目的は、第１の複数のレジスタと、第２の複数
のレジスタとを具備し、第１の複数のレジスタに属する
各レジスタは、少なくとも１つの単精度数を記憶するの
に十分な数のビット位置を含み、第１の複数のレジスタ
に属するレジスタは、単精度数を記憶するときは、順次
番号付けされたアドレスによりアドレッシング可能であ
り、倍精度数を記憶するときには、単精度数を記憶する
ときに使用する順次番号のうち１つおきの番号によりア
ドレッシング可能であり、また、第２の複数のレジスタ
に属する各レジスタは、少なくとも１つの単精度数を記
憶するのに十分な数のビット位置を含み、第２の複数の
レジスタに属するレジスタは、倍精度数を記憶するとき
には、単精度数を記憶するときに使用する順次番号のう
ち、第１の複数のレジスタに属するレジスタをアドレッ
シングするときに脱落させた１つおきの番号により２つ
１組でアドレッシング可能であるような浮動小数点プロ
セッサにおいて実現される。
【０００８】本発明の上記の目的及び特徴、並びにその
他の目的及び特徴は、以下の詳細な説明を図面と関連さ
せて参照することによりさらに良く理解されるであろ
う。尚、図面中、いくつかの図を通して同じ図中符号は
同じ要素を指示している。
他の目的及び特徴は、以下の詳細な説明を図面と関連さ
せて参照することによりさらに良く理解されるであろ
う。尚、図面中、いくつかの図を通して同じ図中符号は
同じ要素を指示している。
【０００９】表記法及び用語 以下の詳細な説明の中には、コンピュータメモリ内部に
おけるデータビットの操作をアルゴリズム及び記号表示
によって表している部分がある。そのようなアルゴリズ
ムによる説明や表示は、データ処理技術の分野に熟達す
る人がその作業の内容を同じ分野の当業者に最も有効に
伝達するための手段である。ここでは、また、一般的に
も、アルゴリズムは所望の結果に至る首尾一貫したステ
ップのシーケンスであると考えられている。それらのス
テップは、物理的量の物理的操作を要求するステップで
ある。通常、そのような量は記憶，転送，組合わせ，比
較及びその他の方法による操作が可能である電気信号又
は磁気信号の形態をとる。時によっては、主に一般的に
使用されている用語であるという理由により、それらの
信号をビット，値，要素，記号，文字，項，数などと呼
ぶと好都合であることがわかっているが、それらの用語
及びそれに類する用語は、全て、適切な物理的量と関連
させるべきものであり、単にそのような量に便宜上付さ
れたラベルであるにすぎないということを忘れてはなら
ない。
おけるデータビットの操作をアルゴリズム及び記号表示
によって表している部分がある。そのようなアルゴリズ
ムによる説明や表示は、データ処理技術の分野に熟達す
る人がその作業の内容を同じ分野の当業者に最も有効に
伝達するための手段である。ここでは、また、一般的に
も、アルゴリズムは所望の結果に至る首尾一貫したステ
ップのシーケンスであると考えられている。それらのス
テップは、物理的量の物理的操作を要求するステップで
ある。通常、そのような量は記憶，転送，組合わせ，比
較及びその他の方法による操作が可能である電気信号又
は磁気信号の形態をとる。時によっては、主に一般的に
使用されている用語であるという理由により、それらの
信号をビット，値，要素，記号，文字，項，数などと呼
ぶと好都合であることがわかっているが、それらの用語
及びそれに類する用語は、全て、適切な物理的量と関連
させるべきものであり、単にそのような量に便宜上付さ
れたラベルであるにすぎないということを忘れてはなら
ない。
【００１０】さらに、実行される操作を、一般にオペレ
ータが実行する知的動作と関連している加算又は比較な
どの用語で呼ぶことが多いが、ここで説明する、本発明
の一部を成す動作のいずれにおいても、そのようなオペ
レータの能力は不要であり、多くの場合に望ましくな
い。動作は機械の動作である。本発明の動作を実行する
のに有用な機械には、汎用デジタルコンピュータ又は他
のそれに類する装置がある。いずれの場合にも、コンピ
ュータを動作させるときの方法動作と、計算の方法自体
との明確な区別に留意すべきである。本発明は、電気信
号又はその他の物理的（たとえば、機械的，化学的）信
号を処理して、別の所望の物理的信号を発生するに際し
てコンピュータを動作させる装置に関する。
ータが実行する知的動作と関連している加算又は比較な
どの用語で呼ぶことが多いが、ここで説明する、本発明
の一部を成す動作のいずれにおいても、そのようなオペ
レータの能力は不要であり、多くの場合に望ましくな
い。動作は機械の動作である。本発明の動作を実行する
のに有用な機械には、汎用デジタルコンピュータ又は他
のそれに類する装置がある。いずれの場合にも、コンピ
ュータを動作させるときの方法動作と、計算の方法自体
との明確な区別に留意すべきである。本発明は、電気信
号又はその他の物理的（たとえば、機械的，化学的）信
号を処理して、別の所望の物理的信号を発生するに際し
てコンピュータを動作させる装置に関する。
【００１１】
【実施例】先に指摘した通り、浮動小数点プロセッサ
や、同様の数学的操作を処理する他のプロセッサは多数
のレジスタをアドレッシングできることが非常に望まし
い。ＳＰＡＲＣアーキテクチャでは、浮動小数点プロセ
ッサは、それぞれ３２ビットの２進情報を保持すること
ができる３２個の独立したレジスタを含む。各３２ビッ
トレジスタは１つの単精度オペランドを保持する。３２
個の独立したレジスタがあるので、各単精度レジスタは
０から３１までのアドレスを割当てられることになる。
レジスタが３２個であるときは、レジスタアドレスは５
ビットを必要とする。
や、同様の数学的操作を処理する他のプロセッサは多数
のレジスタをアドレッシングできることが非常に望まし
い。ＳＰＡＲＣアーキテクチャでは、浮動小数点プロセ
ッサは、それぞれ３２ビットの２進情報を保持すること
ができる３２個の独立したレジスタを含む。各３２ビッ
トレジスタは１つの単精度オペランドを保持する。３２
個の独立したレジスタがあるので、各単精度レジスタは
０から３１までのアドレスを割当てられることになる。
レジスタが３２個であるときは、レジスタアドレスは５
ビットを必要とする。
【００１２】算術演算操作においてさらに高い精度を得
るために、ＳＰＡＲＣ浮動小数点プロセッサ（及び他の
プロセッサ）はさらに多くのビット位置を使用して、操
作されるそれぞれの数を記憶する。倍精度オペランドは
６４のビット位置を有しており、２つの互いに整列した
浮動小数点レジスタに保持される。このように、１つの
倍精度数をレジスタ０及びレジスタ１に記憶し、別の倍
精度数をレジスタ２及びレジスタ３に記憶する・・・な
どとすれば良い。レジスタを整列させることにより、特
定の倍精度浮動小数点数を選択するときに、２つのレジ
スタのうち一方のみをアドレッシングするだけで良い。
これにより、１つの命令が倍精度数をアドレッシングす
るときには５つのアドレスビットのみを使用することに
なるので、大量のスペースを節約できる。同じように、
４倍精度オペランドは１２８のビット位置を有し、４つ
の互いに整列した浮動小数点レジスタ（たとえば、レジ
スタ０，レジスタ１，レジスタ２及びレジスタ３）に保
持される。レジスタを整列してあれば、特定の４倍精度
浮動小数点数を選択するときに、４つのレジスタのうち
１つのみをアドレッシングするだけで良い。そして、ア
ドレススペースを同様に節約できる。
るために、ＳＰＡＲＣ浮動小数点プロセッサ（及び他の
プロセッサ）はさらに多くのビット位置を使用して、操
作されるそれぞれの数を記憶する。倍精度オペランドは
６４のビット位置を有しており、２つの互いに整列した
浮動小数点レジスタに保持される。このように、１つの
倍精度数をレジスタ０及びレジスタ１に記憶し、別の倍
精度数をレジスタ２及びレジスタ３に記憶する・・・な
どとすれば良い。レジスタを整列させることにより、特
定の倍精度浮動小数点数を選択するときに、２つのレジ
スタのうち一方のみをアドレッシングするだけで良い。
これにより、１つの命令が倍精度数をアドレッシングす
るときには５つのアドレスビットのみを使用することに
なるので、大量のスペースを節約できる。同じように、
４倍精度オペランドは１２８のビット位置を有し、４つ
の互いに整列した浮動小数点レジスタ（たとえば、レジ
スタ０，レジスタ１，レジスタ２及びレジスタ３）に保
持される。レジスタを整列してあれば、特定の４倍精度
浮動小数点数を選択するときに、４つのレジスタのうち
１つのみをアドレッシングするだけで良い。そして、ア
ドレススペースを同様に節約できる。
【００１３】当然のことながら、１つの倍精度数を記憶
している２つのレジスタを指定するとき、また、１つの
４倍精度数を記憶している４つのレジスタを指定すると
きには１つのアドレスを使用するので、レジスタは常に
正しい順序でアドレッシングされなければならない。レ
ジスタを誤った順序で選択すれば、その数は正しくない
意味を持つことになってしまうであろう。そこで、慣例
として、倍精度数を記憶する５ビットアドレスは常に偶
数のアドレスを有する。このために、倍精度レジスタは
１６個しか存在することができない。また、同様に、４
倍精度数を保持するレジスタは４個１組であるので、４
倍精度レジスタは８つしか存在することができない。
している２つのレジスタを指定するとき、また、１つの
４倍精度数を記憶している４つのレジスタを指定すると
きには１つのアドレスを使用するので、レジスタは常に
正しい順序でアドレッシングされなければならない。レ
ジスタを誤った順序で選択すれば、その数は正しくない
意味を持つことになってしまうであろう。そこで、慣例
として、倍精度数を記憶する５ビットアドレスは常に偶
数のアドレスを有する。このために、倍精度レジスタは
１６個しか存在することができない。また、同様に、４
倍精度数を保持するレジスタは４個１組であるので、４
倍精度レジスタは８つしか存在することができない。
【００１４】図１は、そのような浮動小数点プロセッサ
における浮動小数点レジスタの配列を示す。レジスタ０
のアドレスはレジスタ０にある単精度数，レジスタ０及
びレジスタ１にある倍精度数又はレジスタ０，レジスタ
１，レジスタ２及びレジスタ３にある４倍精度数をアク
セスするために使用されるアドレスであることがわかる
であろう。この図で使用している数は１０進数である
が、実際のアドレスが２進数であることは当業者には明
白であろう。命令自体は、いずれの場合にもアクセスす
べき数の精度の程度を指定する。たとえば、命令「ｆａ
ｄｄｓ」は、単精度数を加算すべきであることを指示
し、命令「ｆａｄｄｄ」は、倍精度数を加算すべきであ
ることを指示し；命令「ｆａｄｄｑ」は、４倍精度数を
加算すべきであることを指示する。
における浮動小数点レジスタの配列を示す。レジスタ０
のアドレスはレジスタ０にある単精度数，レジスタ０及
びレジスタ１にある倍精度数又はレジスタ０，レジスタ
１，レジスタ２及びレジスタ３にある４倍精度数をアク
セスするために使用されるアドレスであることがわかる
であろう。この図で使用している数は１０進数である
が、実際のアドレスが２進数であることは当業者には明
白であろう。命令自体は、いずれの場合にもアクセスす
べき数の精度の程度を指定する。たとえば、命令「ｆａ
ｄｄｓ」は、単精度数を加算すべきであることを指示
し、命令「ｆａｄｄｄ」は、倍精度数を加算すべきであ
ることを指示し；命令「ｆａｄｄｑ」は、４倍精度数を
加算すべきであることを指示する。
【００１５】通常のアドレッシング方式を使用して倍精
度数をアドレッシングするときには、偶数番号のアドレ
スのみを使用することがわかるであろう。さらに、通常
のアドレッシング方式を使用して４倍精度数をアドレッ
シングするときには、４で割切れる番号のアドレスのみ
を使用する。従って、倍精度数と４倍精度数の算術演算
には多くのアドレスを使用しないことになる。言うまで
もなく、未使用のアドレスは、従来は倍精度プロセス及
び４倍精度プロセスに利用不可能である単精度レジスタ
位置を指定する。
度数をアドレッシングするときには、偶数番号のアドレ
スのみを使用することがわかるであろう。さらに、通常
のアドレッシング方式を使用して４倍精度数をアドレッ
シングするときには、４で割切れる番号のアドレスのみ
を使用する。従って、倍精度数と４倍精度数の算術演算
には多くのアドレスを使用しないことになる。言うまで
もなく、未使用のアドレスは、従来は倍精度プロセス及
び４倍精度プロセスに利用不可能である単精度レジスタ
位置を指定する。
【００１６】このように、命令自体が関連する精度に関
わる情報を含んでいるので、倍精度数及び４倍精度数に
ついて使用しないこれらのアドレスを追加レジスタをア
ドレッシングするために使用しても差し支えないのであ
る。図２は、（２−２）図に示す３２個の３２ビットレ
ジスタ「Ａ」を追加したときの配列を示す。これらのレ
ジスタ「Ａ」に、２つを１組として、倍精度数の演算の
ときに通常のアドレッシング方式から脱落させていた奇
数番号のアドレスを与えれば良い。従って、さらに１６
個の倍精度レジスタが得られ、浮動小数点プロセッサは
それらのレジスタを利用できるのである。関連している
のが倍精度数の演算であることを命令が指示した場合、
これらの奇数番号アドレスは奇数番号の単精度レジスタ
ではなく、追加レジスタを指定する。
わる情報を含んでいるので、倍精度数及び４倍精度数に
ついて使用しないこれらのアドレスを追加レジスタをア
ドレッシングするために使用しても差し支えないのであ
る。図２は、（２−２）図に示す３２個の３２ビットレ
ジスタ「Ａ」を追加したときの配列を示す。これらのレ
ジスタ「Ａ」に、２つを１組として、倍精度数の演算の
ときに通常のアドレッシング方式から脱落させていた奇
数番号のアドレスを与えれば良い。従って、さらに１６
個の倍精度レジスタが得られ、浮動小数点プロセッサは
それらのレジスタを利用できるのである。関連している
のが倍精度数の演算であることを命令が指示した場合、
これらの奇数番号アドレスは奇数番号の単精度レジスタ
ではなく、追加レジスタを指定する。
【００１７】アドレスにコンフリクトを生じることなく
同じ追加レジスタ「Ａ」を４倍精度数を記憶する目的で
も使用できることがわかるであろう。すなわち、４倍精
度数の演算に関わることが命令によって指示されたとき
には、１つおきの奇数番号アドレスを使用して追加レジ
スタをアドレッシングすれば良い。
同じ追加レジスタ「Ａ」を４倍精度数を記憶する目的で
も使用できることがわかるであろう。すなわち、４倍精
度数の演算に関わることが命令によって指示されたとき
には、１つおきの奇数番号アドレスを使用して追加レジ
スタをアドレッシングすれば良い。
【００１８】また、（２−３）図に示す６４個の３２ビ
ットレジスタをレジスタファイルにさらに追加して、追
加４倍精度レジスタとしてアドレスにコンフリクトを生
じることなく使用できることも当業者には明白であろ
う。関連しているのが４倍精度数の演算であることを命
令が指示した場合には、追加レジスタ「Ｂ」の隣に示す
アドレスは奇数番号の単精度レジスタ又はレジスタ
「Ａ」の中の倍精度レジスタではなく、追加レジスタ
「Ｂ」を指定する。
ットレジスタをレジスタファイルにさらに追加して、追
加４倍精度レジスタとしてアドレスにコンフリクトを生
じることなく使用できることも当業者には明白であろ
う。関連しているのが４倍精度数の演算であることを命
令が指示した場合には、追加レジスタ「Ｂ」の隣に示す
アドレスは奇数番号の単精度レジスタ又はレジスタ
「Ａ」の中の倍精度レジスタではなく、追加レジスタ
「Ｂ」を指定する。
【００１９】このように、３２個の単精度レジスタと、
３２個の倍精度レジスタと、３２個の４倍精度レジスタ
の全てを１つの浮動小数点プロセッサによってアドレッ
シングできるのである。この構成を、同じ効果をもっ
て、８倍精度以上の精度を使用するシステムに拡張して
も良い。浮動小数点プロセッサにおいて別の数のレジス
タを使用するシステムに、このアドレッシング構成を適
用しても良い。さらに、浮動小数点レジスタ以外の、数
を操作するプロセッサと共に本発明の構成を利用するこ
とも可能である。たとえば、整数プロセッサは多数の数
学的演算を実行し、この構成から利益を得ることができ
るであろう。
３２個の倍精度レジスタと、３２個の４倍精度レジスタ
の全てを１つの浮動小数点プロセッサによってアドレッ
シングできるのである。この構成を、同じ効果をもっ
て、８倍精度以上の精度を使用するシステムに拡張して
も良い。浮動小数点プロセッサにおいて別の数のレジス
タを使用するシステムに、このアドレッシング構成を適
用しても良い。さらに、浮動小数点レジスタ以外の、数
を操作するプロセッサと共に本発明の構成を利用するこ
とも可能である。たとえば、整数プロセッサは多数の数
学的演算を実行し、この構成から利益を得ることができ
るであろう。
【００２０】以上、本発明を好ましい一実施例によって
説明したが、当業者により本発明の趣旨から逸脱せずに
様々な変形及び変更を実施しうることは理解されるであ
ろう。従って、本発明は特許請求の範囲によって判断さ
れるべきである。
説明したが、当業者により本発明の趣旨から逸脱せずに
様々な変形及び変更を実施しうることは理解されるであ
ろう。従って、本発明は特許請求の範囲によって判断さ
れるべきである。
【図１】従来の技術の浮動小数点プロセッサのレジスタ
を説明する図。
を説明する図。
【図２】本発明に従って設計した浮動小数点プロセッサ
のレジスタを説明する図。
のレジスタを説明する図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シン・コン アメリカ合衆国 94039 カリフォルニア 州・マウンテン ビュー・ピイオーボック ス 391379・（番地なし) (72)発明者 エドモンド・ケリイ アメリカ合衆国 95136 カリフォルニア 州・サン ホゼ・リオ グランデ ドライ ブ・5277
Claims (2)
- 【請求項１】 第１の複数のレジスタと、第２の複数の
レジスタとを具備し、第１の複数のレジスタに属する各
レジスタは、少なくとも１つの単精度数を記憶するのに
十分な数のビット位置を含み、第１の複数のレジスタに
属するレジスタは、単精度数を記憶するときには、順次
番号付けされたアドレスによりアドレッシング可能であ
り、倍精度数を記憶するときには、単精度数を記憶する
ときに使用する順次番号のうち１つおきの番号によりア
ドレッシング可能であり、また、第２の複数のレジスタ
に属する各レジスタは、少なくとも１つの単精度数を記
憶するのに十分な数のビット位置を含み、第２の複数の
レジスタに属するレジスタは、倍精度数を記憶するとき
には、単精度数を記憶するときに使用する順次番号のう
ち、第１の複数のレジスタに属するレジスタを倍精度数
の記憶時にアドレッシングする際に脱落させた１つおき
の番号により、２つ１組でアドレッシング可能である数
を操作することができるプロセッサ。 - 【請求項２】 第１の複数のレジスタと、第２の複数の
レジスタとを具備し、第１の複数のレジスタに属する各
レジスタは、少なくとも１つの単精度数を記憶するのに
十分な数のビット位置を含み、第１の複数のレジスタに
属するレジスタは、単精度数を記憶するときは、順次番
号付けされたアドレスによりアドレッシング可能であ
り、倍精度数を記憶するときには、単精度数を記憶する
ときに使用する順次番号のうち１つおきの番号によりア
ドレッシング可能であり、また、第２の複数のレジスタ
に属する各レジスタは、少なくとも１つの倍精度数を記
憶するのに十分な数のビット位置を含み、第２の複数の
レジスタに属するレジスタは、倍精度数を記憶するとき
には、単精度数を記憶するときに使用する順次番号のう
ち、第１の複数のレジスタに属するレジスタをアドレッ
シングする際に脱落させた１つおきの番号によりアドレ
ッシング可能である数を操作することができるプロセッ
サ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US60555690A | 1990-10-29 | 1990-10-29 | |
| US605556 | 1990-10-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103062A true JPH06103062A (ja) | 1994-04-15 |
Family
ID=24424162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3308336A Pending JPH06103062A (ja) | 1990-10-29 | 1991-10-29 | コンピュータ処理装置に利用できるレジスタ数を増大させる装置 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0483967A3 (ja) |
| JP (1) | JPH06103062A (ja) |
| KR (1) | KR960001943B1 (ja) |
| CA (1) | CA2054459C (ja) |
| TW (1) | TW315957U (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5771368A (en) * | 1990-10-29 | 1998-06-23 | Sun Microsystems, Inc. | Memory addressing scheme for increasing the number of memory locations available in a computer for storing higher precision numbers |
| DE4208459A1 (de) * | 1992-03-17 | 1993-09-23 | Philips Patentverwaltung | Schaltungsanordnung zur verarbeitung von eingabe/ausgabedaten |
| DE69424355T2 (de) * | 1993-08-31 | 2001-02-15 | Sun Microsystems, Inc. | Speicheradressierungsschema zur Erhöhung der Anzahl von Speicherplätzen in einem Rechner zur Speicherung von Doppelgenauigkeitszahlen |
| US6643765B1 (en) | 1995-08-16 | 2003-11-04 | Microunity Systems Engineering, Inc. | Programmable processor with group floating point operations |
| US5632514A (en) * | 1996-03-26 | 1997-05-27 | Johnson, Jr.; Marvin B. | Juvenile safety gate latch for swing gate |
| US5901316A (en) * | 1996-07-01 | 1999-05-04 | Sun Microsystems, Inc. | Float register spill cache method, system, and computer program product |
| US5854939A (en) * | 1996-11-07 | 1998-12-29 | Atmel Corporation | Eight-bit microcontroller having a risc architecture |
| EP0942357A3 (en) | 1998-03-11 | 2000-03-22 | Matsushita Electric Industrial Co., Ltd. | Data processor compatible with a plurality of instruction formats |
| US6170001B1 (en) | 1998-05-27 | 2001-01-02 | Arm Limited | System for transfering format data from format register to memory wherein format data indicating the distribution of single or double precision data type in the register bank |
| US7114056B2 (en) | 1998-12-03 | 2006-09-26 | Sun Microsystems, Inc. | Local and global register partitioning in a VLIW processor |
| US7117342B2 (en) * | 1998-12-03 | 2006-10-03 | Sun Microsystems, Inc. | Implicitly derived register specifiers in a processor |
| GB2363869B (en) * | 2000-06-20 | 2004-06-23 | Element 14 Inc | Register addressing |
| JP5481793B2 (ja) * | 2008-03-21 | 2014-04-23 | 富士通株式会社 | 演算処理装置および同装置の制御方法 |
| CN113808000B (zh) * | 2021-11-19 | 2022-04-26 | 北京壁仞科技开发有限公司 | 数据管理装置及数据管理方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142464A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | マイクロプロセツサ |
-
1991
- 1991-09-24 EP EP19910308651 patent/EP0483967A3/en not_active Withdrawn
- 1991-10-18 TW TW084203504U patent/TW315957U/zh unknown
- 1991-10-25 KR KR1019910018917A patent/KR960001943B1/ko not_active IP Right Cessation
- 1991-10-29 JP JP3308336A patent/JPH06103062A/ja active Pending
- 1991-10-29 CA CA002054459A patent/CA2054459C/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR920008596A (ko) | 1992-05-28 |
| EP0483967A3 (en) | 1993-07-21 |
| CA2054459A1 (en) | 1992-04-30 |
| KR960001943B1 (ko) | 1996-02-08 |
| EP0483967A2 (en) | 1992-05-06 |
| CA2054459C (en) | 1998-04-28 |
| TW315957U (en) | 1997-09-11 |
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