KR960001943B1 - 컴퓨터 프로세서 내부의 유용한 레지스터수 증가장치 - Google Patents

컴퓨터 프로세서 내부의 유용한 레지스터수 증가장치 Download PDF

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Abstract

내용 없음.

Description

컴퓨터 프로세서 내부의 유용한 레지스터수 증가장치
제1도는 종래기술의 부동소숫점 프로세서의 레지스터를 나타내는 도면.
제2도는 본 발명에 따라 설계된 부동소숫점 프로세서 레지스터를 나타내는 도면.
본 발명은 컴퓨터 프로세서에 관한 것으로, 특히, 유용한 레지스터수를 증가시키도록 컴퓨터 프로세서내 레지스터를 주소지정하는 장치에 관한 것이다.
컴퓨터 프로세서는 레지스터와 산술 및 논리장치로 이루어진다.
수지는 레지스터내에 위치되며, 다른 레지스터에 위치한 명령에 따라 산술 및 논리장치에 의해 조정되어 최종 결과에 도달된다.
예로, 캘리포니아, 마운티뷰, 선 마이크로 시스템즈, 인코포레이티드에 의해 설계된 크기조정 가능 처리기구성(Scalable Processor Architecture : SPARC)을 기초로한 컴퓨터에 있어서, 명령어는 장치에서 제1레지스터에 기억된 양을 취하여 그것을 제2레지스터내에 기억된 양과 가산한 후 그 결과를 제3레지스터내에 위치시키도록 명령한다.
부동소숫점 프로세서는 특히 산술기능을 조정하도록 채택되고, 이와같은 특정 형태의 산술기능을 조정하도록 가장 양호하게 채택된 수와 크기를 갖는 부동소숫점 레지스터를 포함하는 프로세서이다.
SPARC 구성에 있어서, 부동소숫점 처리기는 각각 32비트의 1단정도 오퍼랜드를 보유할 수 있는 32개 레지스터를 포함한다.
단정도 오퍼랜드는 산술기능을 수행하는데 있어서, 컴퓨터에 의해 사용된 정상적인 비트 위치의 수를 포함한다. 산술조정에서 더 많은 정밀도를 얻기 위해, 부동소숫점 프로세서는 16개의 배정도 수를 기억시키는데 32개 레지스터를 쌍으로 사용하거나 8개의 4배정도 수를 보유하는데 32개 레지스터를 4배로 사용한다. 컴퓨터 처리기는 또한 유사한 방법으로 8배정도 수 및 그 이상의 수를 조정함으로써 그의 정도(precision)를 확장시킨다.
레지스터의 수는 레지스터가 연산에 이용되지 않을 때 데이터를 기억하고 회수하는데 필요한 시간이 매우 많기 때문에 프로세서의 연산속도를 결정하는 요인이 된다. 이와 같은 이유로, 부동소숫점 프로세서에 의해 사용될 레지스터의 수를 증가시키는 것이 바람직하다.
따라서, 본 발명의 제1목적은 컴퓨터가 주소지정하는 수학적 조정에 사용되는 고정도 레지스터의 수를 증가시키는 것이다.
본 발명의 제2목적은 컴퓨터가 주소지정하는 배정도 및 4배정도 부동소숫점 레지스터의 수를 증가시키는 것이다.
본 발명의 상기 및 다른 목적은 제1다수의 레지스터와 제2다수의 레지스터로 이루어진 부동소숫점 프로세서에서 실현되는데, 여기에서, 제1다수의 레지스터중 임의의 레지스터 각각은 하나의 단정도 수를 기억시키기에 적어도 충분한 다수의 비트 위치를 포함하며, 제1다수의 레지스터중 임의의 레지스터는 단정도 수를 기억시키는데 있어서, 순차적으로 번호지정된 주소에 의해 주소지정 가능하며, 배정도 수를 기억시키는데 있어서, 단정도 수를 기억시키는데 사용된 순차수중 1을 교대하므로써 주소지정 가능하며; 제2다수의 레지스터중 임의의 레지스터 각각은 하나의 단정도 수를 기억시키기에 적어도 충분한 다수의 비트 위치를 포함하며, 제2다수의 레지스터중 임의의 레지스터는 배정도 수를 기억시키는데 있어서, 제1다수의 레지스터 중 임의의 레지스터를 주소지정하는데 생략된 단정도 수를 기억시키는데 사용된 순차수중 1을 교대하므로써 쌍으로 주소지정 가능하다.
본 발명의 이들 및 다른 목적, 특징들은 여러 관측을 통해 동일 소자가 동일 표시로 언급되는 도면과 함께 이루어지는 상세한 설명을 참조함으로써 더욱 상세히 이해될 것이다.
수반되는 상세한 설명중 몇몇부분은 컴퓨터 메모리내 데이터비트에 관한 기호적인 동작표현과 알고리즘의 항으로 표현된다.
이들 알고리즘적 설명 및 표현은 데이터처리 기술에 숙련된 사람들에 의해 사용되어 본 기술분야에 숙련된 다른 사람들에게 그들의 작업요지를 가장 효율적으로 전달하기 위한 수단이 된다.
여기에서의 알고리즘은 일반적으로, 소정의 결과로 유도하는 자체만족의 단계순서로 생각된다. 단계란 물리적인 양의 물리적인 조정을 요구하는 것이 된다. 보통, 반드시 필요하지는 않지만, 이들 양은 기억되고, 전달되고, 결합되고, 비교되고, 그렇지 않으면 조정되어 질 수 있는 전기 또는 자기 신호의 형태를 취할 것이다. 주로 일반적인 용법 때문에 때때로 이들 신호를 비트, 값, 소자, 기호, 항, 수 또는 이와 유사한 것으로 언급하는 것이 편리하다. 그러나, 이들 및 유사항 모두가 적절한 물리적인 양에 관련되며 이들 양에 적용된 단순히 편리한 라벨이라는 점을 기억하여야 한다.
또한, 수행된 조정은 종종 인간오퍼레이터에 의해 수행된 정신적인 동작에 흔히 연관된 가산 또는 비교 등과 같은 항으로 언급된다.
그와 같은 인간 오퍼레이터의 능력은 본 발명의 일부를 형성하는 여기에 언급된 임의의 동작에서 대부분의 경우에 필요하거나 바람직하지 않은데 왜냐하면 동작이 기계동작일 수 있기 때문이다.
본 발명의 동작을 수행하기 위한 유용한 기계는 범용 디지털 컴퓨터나 다른 유사한 장치를 포함한다.
모든 경우에, 컴퓨터를 동작시키는 방법과 계산자체 방법과의 차이점이 기억되어야 한다.
본 발명은 다른 소정의 물리적신호를 발생시키는 전기적 또는 다른(즉, 기계적, 화학적) 물리신호를 처리하는데 컴퓨터를 동작시키기 위한 장치에 관한 것이다.
위에서 지적된 바와같이, 유사한 수학적 조정을 처리하는 부동소숫점 처리 및 처리가 다수의 레지스터를 주소지정할 수 있는 것이 바람직하다. SPARC 구성에 있어서, 부동소숫점 프로세서는 각각 32비트의 2진정보를 보유할 수 있는 32개의 레지스터를 포함한다.
32비트 레지스터 각각은 하나의 단정도 오퍼랜드를 보유한다. 32개의 레지스터가 존재하기 때문에, 각 단정도 레지스터는 0에서 31까지의 주소가 할당된다. 32개의 레지스터가 존재하므로 레지스터 주소들은 5비트로 표현된다.
수학적 조정에서 더 많은 정도(precision)를 얻기 위해, SPARC 부동소숫점 프로세서( 및 다른 프로세서)는 조정된 각 숫자를 기억시키기 위해 더 많은 비트 위치를 사용한다. 배정도 오퍼랜드는 64비트 위치를 가지며 두 개의 정열된 부동소숫점 레지스터내에 보유된다.
그러므로, 배정도 수는 레지스터 0과 1에 기억되고, 다른 것은 레지스터 2 및 3 등등에 기억된다. 레지스터를 일렬로 정열하므로써, 두 개의 레지스터중 단지 하나만이 특정 배정도 부동소숫점를 선택하기 위해 주소지정될 필요가 있게 된다. 이는 단지 5개의 어드레스비트를 사용하며 배정도 수를 지정하도록 명령을 허용하기 때문에 커다란 공간을 절약할 수 있게 된다.
유사한 방법으로 4배정도 오퍼랜드는 128비트 위치를 가지며 4개의 정열된 부동소숫점 레지스터(즉, 레지스터 0, 1, 2 및 3)내에 보유된다.
레지스터를 정열하므로써, 4개 레지스터중 단지 한 개만이 특정 4배정도 부동소숫점 수를 선택하기 위해 주소지정될 필요가 있게 되며, 어드레스 공간내 유사한 절약이 이루어진다.
물론, 배정도 수를 기억하는 두 개의 레지스터 및 4배정도 수를 기억하는 4개의 지스터를 지시하는데 단일어드레스가 사용되기 때문에, 레지스터는 항상 정확한 순서로 주소지정되어야 한다. 레지스터가 틀린 순서로 선택된다면, 그 수는 정확하지 못한 의미를 갖게 될 것이다.
결과적으로, 약속으로서, 배정도 수가 기억되는 5비트 어드레스는 항상 우수번호의 주소를 갖는다.
이와 같은 이유로, 16개의 배정도 레지스터만이 존재할 수 있게 된다.
그리고, 동일한 방법으로, 각 4개의 레지스터 세트는 4배정도 수를 보유하며 8개의 4배정도 레지스터만이 존재할 수 있다.
제1도는 그와 같은 부동소숫점 프로세서내 부동소숫점 레지스터의 구동을 나타낸 도면이다. 레지스터 0의 주소가 레지스터 0내의 단정도 수를, 레지스터 0과 1내의 배정도 수를, 또는 레지스터 0, 1, 2 및 3 내의 4배정도 수를 억세스하는데 사용되는 주소가 된다는 점이 주목될 것이다.
도면에 사용된 수가 10진수이지만, 본 기술분야에 숙련된 사람들은 실제주소는 2진수라는 점을 알 수 있는 것이다.
명령 자체는 임의의 경우에 엑세스될 수의 정도(precision)를 지시한다. 예로, 명령 "fadds"는 단정도 수가 가산된다는 것을, 명령 "faddd"는 배정도 수가 가산된다는 것을 나타낸다. 또한, 명령 "faddg"는 4배정도 수가 가산된다는 것을 나타낸다.
전형적인 주소지정 설계를 사용한 배정도 수 주소지정에 있어서, 단지 짝수번호의 주소만이 사용된다. 더욱이 전형적인 주소지정 설계를 이용한 4배정도 수를 주소지정함에 있어서, 4로 나누어질 수 있는 주소만이 사용된다. 결과적으로, 배정도 및 4배정도 산술모두의 경우에 다수의 주소가 사용되지 않는다. 물론, 사용되지 않은 주소는 배정도 및 4배정도 처리에 보통 이용되지 않는 단정도 레지스터 위치를 지시한다.
결과적으로, 명령 자체가 포함된 정도에 관한 정보를 포함하기 때문에, 배정도 및 4배정도에 사용되지 않은 이들 주소는 부가적인 레지스터를 주소 지정하는데 사용된다. 제2도는 A로 표시된 32개의 부가적인 32비트 레지스터가 추가된 구성을 나타낸다.
이들 레지스터쌍은 배정도 레지스터에 대한 정상 주소지정 설계로부터 삭제된 기수번호의 주소가 주어진다. 그러므로, 부가적인 16개의 배정도 레지스터가 부동소숫점 프로세서에 의해 사용되도록 제공한다.
명령이 배정도 연산이 포함되어 있다는 것을 지시할 때, 이들 기수번호의 주소는 기수번호의 단정도 레지스터 보다는 부가레지스터를 지시한다.
동일한 부가레지스터 A는 또한 주소내 임의의 마찰없이 4배정도 수를 기억시키는데 사용된다는 것을 알게 될 것이다.
그러므로 추가된 레지스터는 명령이 4배정도 연산이 포함되어 있다는 것을 지시할 때 모든 다른 기수번호의 주소를 사용하여 주소지정 될 것이다.
또한 본 기술분야에 숙련된 사람들에게는 B로 지시된 64개의 부가적인 32비트 레지스터가 레지스터 파일에 부가되어 주소내의 어떠한 마찰없이 부가적인 4배수 레지스터용으로 이용된다는 점이 이제 명백해질 것이다.
명령이 4배정도 연산이 포함되어 있다는 것을 지시할 때, 부가레지스터 B에 인접하여 도시된 어드레스는 레지스터 A내 기수번호의 단정도 레지스터 또는 배정도 레지스터보다는 부가레지스터 B를 지시한다.
이와같은 방법으로, 32개 단정도 레지스터, 32개의 배정도레지스터 및 32개 4배정도 레지스터 모두는 부동소숫점 프로세서에 의해 주소지정 된다.
동일효과를 갖는 8배정도 및 더 큰 정도를 사용한 시스템으로 구성이 확장된다. 주소지정 구성은 부동소숫점 프로세서내 다른 수의 레지스터를 사용한 시스템에 적용된다. 더욱이 수를 조정하는 부동소숫점 레지스터보다 다른 프로세서를 갖는 본 발명의 구성을 사용할 수 있다.
예로, 정수 프로세서는 다수의 수학적 연산을 실행하며 구성으로부터 이롭게 될 수 있다.
본 발명의 우선 실시예의 항으로 언급되었다해도, 본 기술분야에 숙련된 사람들에 의해 본 발명의 정신과 영역을 벗어나지 않는 한도에서 수정과 교환이 이루어질 수 있다는 점이 평가될 것이다.
따라서, 본 발명은 수반되는 청구범위에 의해 측정되어진다.

Claims (6)

  1. 제1다수의 레지스터와 제2다수의 레지스터로 이루어진 수조정가능 프로세서에 있어서, 제1다수의 레지스터의 임의 레지스터 각각은 하나의 단정도 수를 기억시키기에 적어도 충분한 다수의 비트 위치를 포함하며, 제1다수의 레지스터의 임의 레지스터는 순차적으로 번호지정된 주소에 의해 단정도 수를 기억시킬 때 주소지정가능하며, 단정도 수를 기억시키는데 사용된 순차적인 수중 1을 교환하므로써 배정도 수를 기억시킬 때 주소지정가능하며; 제2다수의 레지스터의 임의 레지스터 각각은 하나의 단정도 수를 기억시키기에 적어도 충분한 다수의 비트 위치를 포함하며, 제2다수의 레지스터는 배정도 수를 기억시킬 때 제2다수의 레지스터중 임의의 레지스터를 주소지정하는데 생략된 단정도 수를 기억시키는데 사용된 순차수중 1을 교환하므로써 배정도 수를 기억시킬 때 쌍으로 주소지정가능한 것을 특징으로 하는 수조정가능 프로세서.
  2. 제1항에 있어서, 제1다수의 레지스터중 임의의 레지스터는 단정도 수를 기억시키는데 사용된 순차수중 1/4씩 4개 레지스터 세트로 4배정도 수를 기억시킬 때 주소지정가능하며; 제2다수의 레지스터중 임의의 레지스터는 제2다수의 레지스터중 임의의 레지스터를 주소지정하는데 있어서 배정도 수를 기억시키는데 사용된 수중 1을 교환하므로써 4개 레지스터 세트로 4배정도 수를 기억시킬 때 각각 주소지정가능한 것을 특징으로 하는 수조정가능 프로세서.
  3. 제2항에 있어서, 더욱이 4배정도 수를 기억시킬 때 제1 및 제2다수의 레지스터중 임의의 레지스터를 주소지정하는데 생략된 단정도 수를 기억시키는데 사용된 순차수중 1을 교환하므로써 4개 레지스터세트로 4배정도 수를 기억시키도록 주소지정가능한 제3다수의 레지스터로 이루어진 것을 특징으로 하는 수조정가능 프로세서.
  4. 제1다수의 레지스터와 제2다수의 레지스터로 이루어진 수조정가능 처리기에 있어서, 제1다수의 레지스터중 임의의 레지스터 각각이 하나의 단정도 수를 기억시키기에 적어도 충분한 다수의 비트 위치를 포함하며 제1다수의 레지스터중 임의의 레지스터는 단정도 수가 기억될 때는 순차적으로 번호지정된 주소에 의해 주소지정가능하며, 배정도 수를 기억시킬 때는 단정도 수를 기억시키는데 사용된 순차수중 1을 교환하므로써 주소지정가능하며; 제2다수의 레지스터중 임의의 레지스터 각각은 하나의 배정도 수를 기억시키기에 적어도 충분한 다수의 비트 위치를 포함하며, 제2다수의 레지스터중 임의의 레지스터는 배정도 수를 기억시킬 때는 제1다수의 레지스터중 임의의 레지스터를 주소지정하는데 생략된 단정도 수를 기억시키는데 사용된 순차수중 1을 교대하므로써 주소지정가능한 것을 특징으로 하는 수조정가능 프로세서.
  5. 제4항에 있어서, 제1다수의 레지스터중 임의의 레지스터는 단정도 수를 기억시키는데 사용된 순차수중 1/4씩 4개의 레지스터 세트로 4배정도 수를 기억시킬 때 주소지정가능하며, 제2다수의 레지스터중 임의의 레지스터는 제2다수의 레지스터중 임의의 레지스터를 주소지정하는데 있어서 배정도 수를 기억시키는데 사용된 수중 1을 교환하므로써 레지스터 세트로 4배정도 수를 기억시킬 때 각각 주소지정가능한 것을 특징으로 하는 수조정가능 프로세서.
  6. 제5항에 있어서, 4배정도 수를 기억시킬 때, 제1 및 제2다수의 레지스터중 임의의 레지스터를 주소지정하는데 생략된 단정도 수를 기억시키는데 사용된 순차수중 1을 교환하므로써 레지스터 세트로 4배정도 수를 기억시키도록 주소지정가능한 제3다수의 레지스터로 이루어진 것을 특징으로 하는 수조정가능 프로세서.
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