JPS5998261A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS5998261A JPS5998261A JP20784382A JP20784382A JPS5998261A JP S5998261 A JPS5998261 A JP S5998261A JP 20784382 A JP20784382 A JP 20784382A JP 20784382 A JP20784382 A JP 20784382A JP S5998261 A JPS5998261 A JP S5998261A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- read
- byte
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はバイト単位でデータを処理する情報処理装置に
関する。
関する。
情報処理装置において、処理ユニットはメモリユニ、ト
が接続されるメモリデータバスを介してデータを読取り
、そのデータを処理する際、一般的には上記データバス
のビット幅と同じ幅の内部バスを持ち、そのデータを処
理していたものである。
が接続されるメモリデータバスを介してデータを読取り
、そのデータを処理する際、一般的には上記データバス
のビット幅と同じ幅の内部バスを持ち、そのデータを処
理していたものである。
メモリデータバスのビット幅が２バイト以上有ｐ、バイ
ト単位で処理が行なわれる、いわゆるバイトマシンにお
いて、処理ユニットカメモリデータを読取る際、必要な
メモリデータがメモリデータバス上のどのバイト位置に
有るかによって異なった処理が必要である。例えばバス
データが４バイト幅で構成され、４バイト拳位で内部処
理が行なわれる情報処理装置において、” ０１０１
”番地から続く４バイトのデータを処理しようとする場
合、第１図（ａ）〜（ｅ）に示す手順を実行してはじめ
て所望のデータを得ることができる。即ち、まず、”
０１０１”番地でメモリアクセスを行なう。メモリユニ
ット＆＋：、４バイト単位でアクセスされるため、この
場合” ０１００”番地から続く４バイトのデータが出
力され、リードデータバッファにセットされる。この様
子は（ａ）に示されている。次に、このリードデータバ
ッファに格納されたデータを内部に取込み、アドレスを
更新Ｃ＋３ ）して、” ０１０４ ”番地をアクセス
する。これによシ、メモリユニットから（ｂ）に示すデ
ータ、即ち” ０１０４ ”番地から続く４バイトデー
タが出力され、リードデータバッファにセットされる。
ト単位で処理が行なわれる、いわゆるバイトマシンにお
いて、処理ユニットカメモリデータを読取る際、必要な
メモリデータがメモリデータバス上のどのバイト位置に
有るかによって異なった処理が必要である。例えばバス
データが４バイト幅で構成され、４バイト拳位で内部処
理が行なわれる情報処理装置において、” ０１０１
”番地から続く４バイトのデータを処理しようとする場
合、第１図（ａ）〜（ｅ）に示す手順を実行してはじめ
て所望のデータを得ることができる。即ち、まず、”
０１０１”番地でメモリアクセスを行なう。メモリユニ
ット＆＋：、４バイト単位でアクセスされるため、この
場合” ０１００”番地から続く４バイトのデータが出
力され、リードデータバッファにセットされる。この様
子は（ａ）に示されている。次に、このリードデータバ
ッファに格納されたデータを内部に取込み、アドレスを
更新Ｃ＋３ ）して、” ０１０４ ”番地をアクセス
する。これによシ、メモリユニットから（ｂ）に示すデ
ータ、即ち” ０１０４ ”番地から続く４バイトデー
タが出力され、リードデータバッファにセットされる。
ところで、処理に必要なデータは’０１０１”番地〜”
０１０４″番地の内容であシ、１込まれたデータは（
ｅ）に示す様に並び換える必要がある。
０１０４″番地の内容であシ、１込まれたデータは（
ｅ）に示す様に並び換える必要がある。
このために、まず先に取込んだデータを１バイト左シフ
トする（ｃ）。次に取込んだデータを３バイト右シフト
する（ｄ）。そしてシフトした上記２つのデータを合せ
、（ｅ）の如く、目的とする所望のデータを得るもので
ある。
トする（ｃ）。次に取込んだデータを３バイト右シフト
する（ｄ）。そしてシフトした上記２つのデータを合せ
、（ｅ）の如く、目的とする所望のデータを得るもので
ある。
上述した様に従来の情報処理装置においては、データバ
ス幅が広くてもアクセスされるアドレスによっては１回
のメモリリードで内部のパス幅に達しない場合、２回メ
モＩＪ ＩＪ−ドを行なう必”要があシ、且つそのデー
タを合成する必要がある。従って２回のアクセスに要す
る時間、ならびにそのデータを合成するために要する時
間は無視し得す、処理時間に悪影響を及ぼしていたもの
である。
ス幅が広くてもアクセスされるアドレスによっては１回
のメモリリードで内部のパス幅に達しない場合、２回メ
モＩＪ ＩＪ−ドを行なう必”要があシ、且つそのデー
タを合成する必要がある。従って２回のアクセスに要す
る時間、ならびにそのデータを合成するために要する時
間は無視し得す、処理時間に悪影響を及ぼしていたもの
である。
本発明は上記欠点に鑑みてなされたものであシ、メモリ
のデータバス幅が２バイト以上で構成されるバイトマシ
ンにおいて、アクセス時のメモリアドレスに従い読取っ
たデータのウチー必要データ部のみを自動的に取込むハ
ードウェア構成とすることによシ、処理の高速化をはか
った情報処理装置を提供することを目的とする。
のデータバス幅が２バイト以上で構成されるバイトマシ
ンにおいて、アクセス時のメモリアドレスに従い読取っ
たデータのウチー必要データ部のみを自動的に取込むハ
ードウェア構成とすることによシ、処理の高速化をはか
った情報処理装置を提供することを目的とする。
上述した株に、データバス幅が２バイ一ト以上で構成さ
れるバイトマシンにおいて、１１ｆｉ＋のメモリアクセ
スによって内部の処理幅に達しない場合、２回のメモリ
リードを行ない、そのデータを合成する必要がある。本
発明は、この時のデータの合成をリードデータ・クツフ
ァから処理ユニットへデータを取込む際に発せられる読
取り命令とそのときのアドレスの下位ビットによシバ−
ドウエアにて行ない所望のデータを得るものである。こ
のために、メモリアクセス時、そのデータを取シ込み保
持する第１のリードデータバッファド、このバッファへ
データがセットされると同時に、この・ぐッファへ以前
に保持されていた下位１バイトのデータを移動し保持す
る第２のリードデータバッファと、これら両バッファ貯
られたデータの合成及び選択をノ々ツファリー ド命令
とそのときのアドレスによって行なう選択回路とを持つ
。
れるバイトマシンにおいて、１１ｆｉ＋のメモリアクセ
スによって内部の処理幅に達しない場合、２回のメモリ
リードを行ない、そのデータを合成する必要がある。本
発明は、この時のデータの合成をリードデータ・クツフ
ァから処理ユニットへデータを取込む際に発せられる読
取り命令とそのときのアドレスの下位ビットによシバ−
ドウエアにて行ない所望のデータを得るものである。こ
のために、メモリアクセス時、そのデータを取シ込み保
持する第１のリードデータバッファド、このバッファへ
データがセットされると同時に、この・ぐッファへ以前
に保持されていた下位１バイトのデータを移動し保持す
る第２のリードデータバッファと、これら両バッファ貯
られたデータの合成及び選択をノ々ツファリー ド命令
とそのときのアドレスによって行なう選択回路とを持つ
。
このことにより、処理の高速化がはかれる。
以下、第２図以降を使用して本発明に関し詳述する。
第２図は４バイト幅で構成されるメモリデータバッファ
から２バイト単位で処理される内部パスにデータを読込
むために使用される装置の一実施例を示すブロック図で
ある。図において、２１はレシーバであシ、４バイトの
メモリデータバス（図示せず）を介して到来するデータ
受信し、リードデータバッファＡ （ＲＤＢＡ ） ２
２へ供給する。リードデータバッファＡ２２は４バイト
の容蓋を有し、メモＩＪ ＩＪ−ド時読込んだデ
′−タが保持される。２３はリードデータバッファＢ
（ＲＤＢＢ）である。リードデータバッファＢ２３は、
メモリリード時、メモリユニット（図示せず）から得ら
れるデータがセットサれる以前の下位１バイトデータが
セットされる１バイト容ｔを持つバッファである。
から２バイト単位で処理される内部パスにデータを読込
むために使用される装置の一実施例を示すブロック図で
ある。図において、２１はレシーバであシ、４バイトの
メモリデータバス（図示せず）を介して到来するデータ
受信し、リードデータバッファＡ （ＲＤＢＡ ） ２
２へ供給する。リードデータバッファＡ２２は４バイト
の容蓋を有し、メモＩＪ ＩＪ−ド時読込んだデ
′−タが保持される。２３はリードデータバッファＢ
（ＲＤＢＢ）である。リードデータバッファＢ２３は、
メモリリード時、メモリユニット（図示せず）から得ら
れるデータがセットサれる以前の下位１バイトデータが
セットされる１バイト容ｔを持つバッファである。
２４は選択回路である。この選択回路２４には上記両リ
ードデータバッファＡ −Ｂ （２２・２３）に保持さ
れたデータが入力されており、読出し命令ならびにメモ
リアクセス時のメモリアドレスにより上記データのうち
使用するデー°夕のパイト位置が指定され、ここで２バ
イトデータが選択され、このデータを内部パス（図示せ
ず）に出力する。
ードデータバッファＡ −Ｂ （２２・２３）に保持さ
れたデータが入力されており、読出し命令ならびにメモ
リアクセス時のメモリアドレスにより上記データのうち
使用するデー°夕のパイト位置が指定され、ここで２バ
イトデータが選択され、このデータを内部パス（図示せ
ず）に出力する。
第３図は接続されるメモリユニットのデータ配列を示す
図である。■中０内数字はアドレスを示す。
図である。■中０内数字はアドレスを示す。
第４図（ａ）・（ｂ）・（Ｃ）は本発明の動作概念を示
す図である。具体的には、バッファ読出し命令とメモリ
アドレスとの関係を示しそれぞれ１バイトリ一ド時（ａ
）、２バイトリ一ド時−１（ｂ）、２バイトリ一ド時−
２（ｃ）の動作概念を示す。図中、斜線部分のデータが
内部バスに出力される。詳細は後述する。
す図である。具体的には、バッファ読出し命令とメモリ
アドレスとの関係を示しそれぞれ１バイトリ一ド時（ａ
）、２バイトリ一ド時−１（ｂ）、２バイトリ一ド時−
２（ｃ）の動作概念を示す。図中、斜線部分のデータが
内部バスに出力される。詳細は後述する。
以下、本発明の動作につき詳細に説明する。
メモリユニットは第３図に示す様に４バイト幅で構成さ
れ、４バイト巣位でアクセスされる。
れ、４バイト巣位でアクセスされる。
従ってメモリアドレスも４番地単位となシ、アドレスの
下位２ビツトは無視される。メモリリード時、メモリユ
ニ、トから得られるデータはメモリバスを介してレンー
パ２ノにて受信され、リードデータバッファＡ２２にセ
ットされる。
下位２ビツトは無視される。メモリリード時、メモリユ
ニ、トから得られるデータはメモリバスを介してレンー
パ２ノにて受信され、リードデータバッファＡ２２にセ
ットされる。
このとき、以前にリードデータバッファ１２２にセット
されていた下位１パイ） （ＲＤＢＡｏ、−ｏＯ）のデ
ータはり−ドデータパッファＢ２３に移る。
されていた下位１パイ） （ＲＤＢＡｏ、−ｏＯ）のデ
ータはり−ドデータパッファＢ２３に移る。
即ち、リードデータバッファＢ２３には、今アクセスし
たメモリデータではなく、その前にアクセスした時のメ
モリデータがセットされることになる。上記リードデー
タバッファＡ２２への４バイトデータセツトと、リード
データバッファＢ２３への１バイトデータの移動は同一
クロックにて実行される。
たメモリデータではなく、その前にアクセスした時のメ
モリデータがセットされることになる。上記リードデー
タバッファＡ２２への４バイトデータセツトと、リード
データバッファＢ２３への１バイトデータの移動は同一
クロックにて実行される。
リードデータバッファＡ２２とリードデータバッファＢ
２３にセットされたデータの取込みは選択回路２４によ
シ行なわれる。選択回路２４は上述した様に、バッファ
読出し命令とメモリアクセス時のアドレス下位２ビツト
にょシミ用データを選択し、内部パスへ出方する。
２３にセットされたデータの取込みは選択回路２４によ
シ行なわれる。選択回路２４は上述した様に、バッファ
読出し命令とメモリアクセス時のアドレス下位２ビツト
にょシミ用データを選択し、内部パスへ出方する。
以下、第４図（、）・（ｂ）・（ｅ）を利用してデータ
の取込み動作につき詳細に説明する。
の取込み動作につき詳細に説明する。
まず、１バイトリード（＝）から説明する。例えば、メ
モリアドレス°’０１０１”番地でメモリリードを行な
った場合、リードデータノ々ッファＡ２２には以下に示
す番地のデータがセット−ｓれる。
モリアドレス°’０１０１”番地でメモリリードを行な
った場合、リードデータノ々ッファＡ２２には以下に示
す番地のデータがセット−ｓれる。
ＲＤＢＡ５１，４ → ” ０１００ ”ＲＤ
ＢＡ２３−．６ → ” ０１０１”ＲＤＢＡｌ
ｓ−ｏ ８ → ” ０１０２ ”ＲＤＢＡ
ｏ、−ｏ。−＋ ” ＯＩ Ｏ３”尚、添字００−３
１はリードデータバッファＡ２２のビット位置を示す。
ＢＡ２３−．６ → ” ０１０１”ＲＤＢＡｌ
ｓ−ｏ ８ → ” ０１０２ ”ＲＤＢＡ
ｏ、−ｏ。−＋ ” ＯＩ Ｏ３”尚、添字００−３
１はリードデータバッファＡ２２のビット位置を示す。
このとき、１ノぐイトリードで必要なデータはＲＤＢＡ
２３−１６にセットされている“’０１０１”番地のデ
ータであり、メモリアドレスの下位２ビ、ト、即ち、ビ
ット１；′０″； ヒ、 ト０ ； ”１”にＪ：’
ｆｉ ＲＤＢＡ２．−１６（７） チー タが内部パス
の下位１バイト位置に出力され、内部に取込まれる。更
に、この”０１０１”番地のデータを処理した後、それ
に絖く″’０１０２’番地の処理が必要な場合、既にそ
のデータは”ＤＢＡ１５−０８にセット嘔れているため
、アドレスを更新（＋１）して１バイトリードを実行す
ることによ）、所望とするデータが選択回路２４を介し
て出力される。
２３−１６にセットされている“’０１０１”番地のデ
ータであり、メモリアドレスの下位２ビ、ト、即ち、ビ
ット１；′０″； ヒ、 ト０ ； ”１”にＪ：’
ｆｉ ＲＤＢＡ２．−１６（７） チー タが内部パス
の下位１バイト位置に出力され、内部に取込まれる。更
に、この”０１０１”番地のデータを処理した後、それ
に絖く″’０１０２’番地の処理が必要な場合、既にそ
のデータは”ＤＢＡ１５−０８にセット嘔れているため
、アドレスを更新（＋１）して１バイトリードを実行す
ることによ）、所望とするデータが選択回路２４を介し
て出力される。
次に２バイトリードにおいては、メモリアドレスによシ
、リードデータバッファ１２２の必要なデータを出力す
る２バイトリード命令ならびに、リードデータバッファ
Ｂ２３とリードデータバッファＡ 、？ ２（ａｐｎＡ
、−２３）のデータを２バイトデータとして出力する２
バイトリード命令がある。それぞれにつき、（ｂ）・（
Ｃ）を使用して説明する。
、リードデータバッファ１２２の必要なデータを出力す
る２バイトリード命令ならびに、リードデータバッファ
Ｂ２３とリードデータバッファＡ 、？ ２（ａｐｎＡ
、−２３）のデータを２バイトデータとして出力する２
バイトリード命令がある。それぞれにつき、（ｂ）・（
Ｃ）を使用して説明する。
今、例えば、メモリユニットの’０１０１”番地から２
バイトずつ連続して処理した場合、まずメモリアドレス
“０１０１”番地でメモリリードを実行すると上記同様
″０１００”番地から” 、０１０３ ”番地の内容が
リードデータノ々ッファに２２に読込まれる。次に２ノ
ぐイトリードを実行すると、メモリアドレスの下位２ビ
ツト 、 ビ ッ ト ｌ ； ０”
、 ビ ッ ト Ｑ 、 Ｉ１１＃ η
二 よ 、すＲＤＢＡ２３＋ 、６のデータが２バイト
で構成される内部パスへ出力され処理二二、トヘ取込ま
れる。
バイトずつ連続して処理した場合、まずメモリアドレス
“０１０１”番地でメモリリードを実行すると上記同様
″０１００”番地から” 、０１０３ ”番地の内容が
リードデータノ々ッファに２２に読込まれる。次に２ノ
ぐイトリードを実行すると、メモリアドレスの下位２ビ
ツト 、 ビ ッ ト ｌ ； ０”
、 ビ ッ ト Ｑ 、 Ｉ１１＃ η
二 よ 、すＲＤＢＡ２３＋ 、６のデータが２バイト
で構成される内部パスへ出力され処理二二、トヘ取込ま
れる。
このことによシ、メモリユニットの”０１０１”番地と
” ０１０２ ”番地のデータが処理されたことになる
。この処理の後、続けて゛’０１０３’番地と” ０１
０４”番地のデータを処理したい場合、リードデータバ
ッファＡ２２には、”０１０３’番地のデータはセット
−ａれているが、”０１０４”番地のデータはセットさ
れていないため、メモリアドレスを更新（＋３）して”
０１０４”番地のメモリリードを行なう。このメモリ
リードによシ、リードデータバッファＡ２２にはメモリ
ユニットの°’０１０４”番地から４バイトのデータが
読込まれる。同時にリードデータバッファ８２３には、
上記メモリデータが読込まれる前にリードデータバッフ
ァＡ 、？ ２（ＲＤＢＡ ）に入っていた“０
１０３”０７−Ｄ。
” ０１０２ ”番地のデータが処理されたことになる
。この処理の後、続けて゛’０１０３’番地と” ０１
０４”番地のデータを処理したい場合、リードデータバ
ッファＡ２２には、”０１０３’番地のデータはセット
−ａれているが、”０１０４”番地のデータはセットさ
れていないため、メモリアドレスを更新（＋３）して”
０１０４”番地のメモリリードを行なう。このメモリ
リードによシ、リードデータバッファＡ２２にはメモリ
ユニットの°’０１０４”番地から４バイトのデータが
読込まれる。同時にリードデータバッファ８２３には、
上記メモリデータが読込まれる前にリードデータバッフ
ァＡ 、？ ２（ＲＤＢＡ ）に入っていた“０
１０３”０７−Ｄ。
番地のデータが移される。
次に２パイ） （ＲＤＢＢ ）リードを実行すると、リ
ードデータバッファＢ２３とリードデータバッファ２２
（ＲＤＢＡ３１，４）のデータが内部バスへ出され、
処理ユニットにより内部へ取込まれ処理される。これに
よシ、メモリユニ、トの” ０１０３”番地と０１０４
”番地のデータが処理されたことになる。更に続けて”
’０１０５″番地と″０１０６’番地の処理するため、
内部へ取シ込与たい場合は、アドレスを更新（＋１）し
て２バイトリードを実行することによ多処理可能である
。
ードデータバッファＢ２３とリードデータバッファ２２
（ＲＤＢＡ３１，４）のデータが内部バスへ出され、
処理ユニットにより内部へ取込まれ処理される。これに
よシ、メモリユニ、トの” ０１０３”番地と０１０４
”番地のデータが処理されたことになる。更に続けて”
’０１０５″番地と″０１０６’番地の処理するため、
内部へ取シ込与たい場合は、アドレスを更新（＋１）し
て２バイトリードを実行することによ多処理可能である
。
以上説明の如く本発明によれば、上記構成から成る情報
処理装置において、データの合成をハードウェアで行な
うことによ多処理の関連化がはかれ、又、内部の処理幅
を外部のデータバス幅よシ広くとることによシ、連続し
たアト１／スデータの処理時においてメモリアクセス回
数の削減がはかれ、従って処理の尚連化に更に貢献する
。
処理装置において、データの合成をハードウェアで行な
うことによ多処理の関連化がはかれ、又、内部の処理幅
を外部のデータバス幅よシ広くとることによシ、連続し
たアト１／スデータの処理時においてメモリアクセス回
数の削減がはかれ、従って処理の尚連化に更に貢献する
。
第１図（ａ）−（ｂ）−（ｅ）・（ｄ）＝（ｅ）は、メ
モリユニットから得られる所定単位のデータから炭窒の
データを取込むまでの処理手順を示す図、第２図は本発
明の実施例を示すブロック図、第３図は本発明において
使用てれるメモリユニットの−ｒ” −夕配列を示す図
、第４図（ａ）・（ｂ）・（ｃ）は本発明の動作概念を
示す図である。 ２ノ・・・レンーパ、２２・・・リードデータバッファ
Ａ１２３・・・リードデータバッファＢ、２４・・・選
択回路。 出願人代理人 弁理士 鈴 江 武 門弟１ＷＩＡ
モリユニットから得られる所定単位のデータから炭窒の
データを取込むまでの処理手順を示す図、第２図は本発
明の実施例を示すブロック図、第３図は本発明において
使用てれるメモリユニットの−ｒ” −夕配列を示す図
、第４図（ａ）・（ｂ）・（ｃ）は本発明の動作概念を
示す図である。 ２ノ・・・レンーパ、２２・・・リードデータバッファ
Ａ１２３・・・リードデータバッファＢ、２４・・・選
択回路。 出願人代理人 弁理士 鈴 江 武 門弟１ＷＩＡ
Claims (1)
- バイト単位で処理され、メモリユニットが接続されるデ
ータバスのビット幅と処理部が持つ内部データバスのビ
ット幅が少なくとも２バイトから成る情報処理装置にお
いて、メモリアクセス時その所定単位のデータを取込み
保持する第１のデータバッファと、このデータバッファ
にデータがセットされると同時に上記データバッファに
以前に保持されていた下位１バイトのデータを移動し保
持する第２のデータバッファと、上記両バッファに保持
されたデータを処理部へ取シ込む際、そのデータの合成
及び選択をバッファリード命令とアクセス時のメモリア
ドンスの下位ビットによシ行なう選択回路とを有して成
ることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20784382A JPS5998261A (ja) | 1982-11-27 | 1982-11-27 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20784382A JPS5998261A (ja) | 1982-11-27 | 1982-11-27 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5998261A true JPS5998261A (ja) | 1984-06-06 |
Family
ID=16546442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20784382A Pending JPS5998261A (ja) | 1982-11-27 | 1982-11-27 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5998261A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63318650A (ja) * | 1987-06-23 | 1988-12-27 | Fujitsu Ltd | メモリアクセス処理方式 |
| JPS6482236A (en) * | 1987-09-25 | 1989-03-28 | Casio Computer Co Ltd | Variable length data transfer device |
| JP2010191511A (ja) * | 2009-02-16 | 2010-09-02 | Toshiba Corp | マイクロプロセッサ |
-
1982
- 1982-11-27 JP JP20784382A patent/JPS5998261A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63318650A (ja) * | 1987-06-23 | 1988-12-27 | Fujitsu Ltd | メモリアクセス処理方式 |
| JPS6482236A (en) * | 1987-09-25 | 1989-03-28 | Casio Computer Co Ltd | Variable length data transfer device |
| JP2010191511A (ja) * | 2009-02-16 | 2010-09-02 | Toshiba Corp | マイクロプロセッサ |
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