JPS6054056A - ビットデ−タ書込メモリインタ−フェ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は情報処理装置において、データをメモリに格納
する際の制御回路に関するものである。

一般に情報処理装置では数ビットのデータを単位として
処理を行ない、これを語（ワード）と呼んでいる。デー
タのタイプとして半語（ハーフワード）、２語（ダブル
ワード）吟を単位として処理する機構が備えられている
こともある。

しかし、１語長以下の任意のビット長のデータ（以下で
はビットデータと呼ぶ）を扱う場合には前記の機構を用
いることができず以下に述べる問題が生じる。例えば、
１語１６ビツトの装置において４ビツトデータを扱う場
合、一般に１語中の下位側４ビツトのみが使われ、上位
側１２ビツトは無視される。そこで演算ｔこ関しては許
容するとしても、メモ１月こデータを格納する際はメモ
リの使用効率を高めるため、複数のデータを組にしてメ
モリに格納したいわけである。前述の例では４データを
１組と（７て］ワードデータとすればメモリの使用効率
が最も良くなる。

従来、このようにビットデータを組み合せてワードデー
タとしたり、ワードデータからビットデータに分離する
作業は、演算処理部でのソフトウェア手法によって行な
われていた。具体的にビットデータのワードデータへの
組み合せ処理は、適当なビット位置へのシフト処理吉有
効ビット領域のマスクを用いたビットデータ置換処理と
で対処していた。しかしながら、前述した処理のために
全体の演算処理が遅くなるという欠点があった。

本発明の目的はビットデータを組み合せて語単位でのメ
モリ書込みを行なう処理の高速化を可能にするビットデ
ータ書込メモリインタフニース回路を提供することにあ
る。具体的には一般にビットデータは隙間なくつめられ
てワードデータとされ、メモリの連続するワードアドレ
スに書込まれることが多く、この処理の高速化を実現す
るビートデータ書込メモリインクタり−ス回路を提供す
ることにある。

本発明によれば、外部メモリへのデータ書込のアクセス
における書込を行なう語を示す語アドレス、語を構成す
る各ビットの有効領域の先頭ビット位置を示す先頭ビッ
トアドレス、前記有効領域の終了ヒツト位置を示すアク
セスビットアドレス、及びデータ入力バスから入力する
書込データの有効ビット巾を示すビット長、を保持する
手段と、前記書込データの入力に同期して前記語アドレ
スとアクセスビットアドレスを前記ビット長に応じて更
新する手段と、前記書込データの有効ビットを取り出し
て２語長レジスタの下位語側の前記アクセスビットアド
レスに対応するビット位置に保持する手段と、前記２語
長レジスタへのデータ保持が上位語側に達したときもし
くは強制書込制御信号が入力されたときに、前記２語長
レジスタの下位語側データをメモリデータバスへ出力し
、上位語側データを下位語側へシフトする手段と、前記
メモリデータバスへの出力に同期して前記語アドレス、
アクセスビットアドレス、先頭ビットアドレスと、第１
語口の書込か否かの情報及び強制書込制御信号入力によ
る書込か否かの情報を示す書込ステータス信号と共に、
書込要求信号を外部メモリに出力する手段と、を備えた
ビットデータ書込メモリインターフェース回路が得られ
る。

以下実施例に一ついて図面を用いて詳細に説明する。

第１図は本発明の一実施例の具体的構成を示すブロック
図である。全体はアドレス生成部１００、制御部２００
、データバッファ部３００の部分から構成される。

アドレス生成部１００の動作を以下に述べる。アクセス
アドレスは語アドレスを上位側アクセスピッドア゛ドレ
スを下位側とする連続的なアドレス空間で構成される。

アクセスアドレス信号ス〃１０１、ビット長レジスタ１
０３、先頭ビットアドレスレジスタ１０２にはあらかじ
め初期値を設定する。前記初期値の一般定法きして、デ
ータ入力バス１０００から設定値を入力する方法を示す
。初期アクセスアドレスはマルチプレクサ１０４でデー
タ入力バス１０００　を選択させて信号線１００１　ｊ
こよってアクセスアドレスレジスタ１０１に設定できる
。

この際、データ入力バスの信号線数よりもアクセスアド
レス信号のビット数が多い場合には分割して設定すれば
よい。先頭ビットアドレスは語中の有効ビットの先頭位
置を示すもので、１語Ｎビット構成の場合ｋ）ｇｔＮ　
ビットで示すことができるので、入カデークバス】００
０の下位側の一部１００２を用いて先頭ビットアドレス
レジスフ１０２に設定すればよい。

ビット長についても前記先頭ビットアドレスと同様にデ
ータ入力バス１０００の下位側の一部１００３によって
ビット長レジスタ１０３に設定すればよい。

初期値設定後の動作を説明する。書込データがデータ入
力バス】０００から入力されると、アドレス生成部１０
０は前記入力Ｅこ同期して次の動作を開始する。アクセ
スアドレスレジスタ１０１から出方されるアクセスアド
レスはメモリアドレスバス１００４　に出力されると同
時に加算器１０５にも入力される。ビット長レジスタ１
０３からはビット長が信号線１００５によって加算器１
０５に入力され、加算器１０５の出力として更新アクセ
スアドレスが信号線１００８　ｉこ出力される。前記更
新アクセスアドレスはマルチプレクサ１０４を経て信号
線１００１からアクセスアドレスレジスタ１０１へ再び
保持される。先頭ビットアドレスレジスタ１０２からは
ソノ内容が先頭ビットアドレスバス１００９　Ｒｅ出カ
サレる。メモリアドレスバス１ｏ０４に出力されるアク
セスアドレスのうち、アクセスビットアドレスを示す部
分が信号＠　１００７によって制御部２００とデータバ
ッファ部３００へ出方される。ビット長についても同様
に信号線１．００５によって制御部２００とデータバッ
ファ部３００へ出力される。

データバッファ部３００の動作を以下に説明する。

保持バタン生成回路３０１はアドレス生成部１００から
アクセスビットアドレスとビット長を信号線１００７、
１００５によって入力し、データレジスタ３０２゜３０
３への保持ストローブ信号を信号線１０１３．１０１．
４へ出力する。データレジスタ３０２．３０３はデータ
入力バス１０００から入力した書込データを前記アクセ
スビットアドレス値に従ってローティトンフタ３０５に
よりローティトシフト処理を施して、前記保持ストロー
ブイｇ号に従って信号線１ｏ０６がら入力保持する。

第２図の＋１）と（２）を用いて前記保持動作を説明す
る。簡単のため１語８ビツト構成の例を用いる。

第２図（１）において、データレジスタ３０２の内容が
一語のデータ５００．データレジスタ３０３の内容がデ
ータ５０１に対応しており、データ５０３が入力データ
に対応する。この例ではビット長は２であり、入力デー
タ５０３の下位２ピツＩ・ＦＤ！、Ｄ４Ｊ　が有効デー
タである。すでにデータレジスタ３０２には２度のデー
タ入力が行なわれて、「Ｄ５．Ｄ２．Ｄｌ、Ｄ。」の４
ビツトデータが保持されている。この場合データが１語
８ビツト構成なので、ビット位置表現には３ビツトを必
要とし、アクセスアドレスの下位側３ビツトがアクセス
ビットアドレスになっている。第２図（１）の状態では
先頭ビットアドレスは「３」である。またアクセスアド
レスレジスタ１０１から出力されるアクセスビットアド
レスは次回の書込ビット位置は矢印２００１にて示すよ
うに「７」となっている。入力データ５０３の有効ビッ
トデータＩ−Ｄ、　、　Ｄ４Ｊ　は、ローティトシフタ
３０５によって゛アクセスビットアドレス値「７」に従
って第２図（１）の矢印２０００に示されるようなロー
ティトシフト処理を施され、第２図（１）の５０２のデ
ータとなり、データ５００のアクセスビットアドレス「
７」とその上位側のデータ５０１のビットアドレス「０
」の位置に保持される。前記保持後の様子を第２図（２
）に示す。第２図（２）の状態になると前記アクセスア
ドレスは加算器１０５の働きによって更新され、更新ア
クセスビットアドレスは「ｌ」、更新ワードアドレスは
＋１された値がアドレスレジスタ１０１に保持されるこ
とζこなる。前記例では保持バタン生成回路３０１はビ
ットアドレス「７」とビット長「２」を入力し、データ
レジスタ３０２，３０３における保持動作において、デ
ータ５００のビットアドレスｒ７Ｊと前記ビット長だけ
上位側に相当するデータ５０１のビットアドレス「０」
の区間だけで保持動作が行なわれるような保持ストロー
ブ信号を信号線１０１３と１０１４　に出力するもので
あり、例えばアクセスビットアドレスとビット長とを入
力とするテーブル診照機構で実現できる。

第２図の（２＋（３）は信号線１０２１からシフト制御
信号が入力されたときのデータバッファ部３００の動作
を説明するためのものである。前記シフト制御信号は第
２図（２）のように２語に跨ってデータが保持されたと
きにデータバッファ部３００に入力されデータレジスタ
３０２ヘローテイトシフタ３０５の出力を保持できるよ
うにしている。しかし、前記シフト制御信号が入力され
たときには、マルチプレクサ３０４は選択信号１０１９
によって信号線１０１５側を選択して信号線１０１６へ
出力し、シフト用保持制御信号１０２０によってデータ
レジスタ３０３からデータレジスタ３０２への語単位の
データ移送を行ない、同時にメモリデータバス１０１７
にデータレジスタ３０２の書込データがメモリへ出力さ
れる。

前記データ移送後のデータレジスタの内容を第２図（３
）に示す。ここでデータ５０４はメモリデータバスに出
力された書込データを示している。

制御部２００の動作を以下に説明する。

アドレス生成部１００から入力した信号線１００７のア
クセスビットアドレスと信号線１００５のビット長は判
定回路２０１に入力される。判定回路２０１は前記ビッ
トアドレス々ビット長とから前記入力データのデータレ
ジスタ３０２．３０３への、保持が２語に跨るか否かを
判定するもので、例えば前記アクセスアドレスの更新に
おけるアクセスビットアドレスとビット長との加算にお
ける語アドレスへの桁上り検出で実現できる。判定回路
２０１の判定結果は信号線１０１０によってメモリ書込
要求信号出力回路２０２に入力される。メモリ書込要求
信号出力回路２０２は前記判定結果が２語に跨る場合に
は、メモリデータバス１０１７の書込データとメモリア
ドレスバス１００４のアクセスアドレスと先頭ビットア
ドレスバス１００９の先頭ビットアドレスとによってメ
モリアクセスを行なわぜるメモリ書込要求信号を信号線
１０１２でメモリへ出力するメモリ書込動作を行なう。

メモリ書込が終了したら、シフト制御信号を信号線１０
２１によってデータバッファ部３００へ出力する。一方
、信号線１０１１から強制書込制御信号が入力されると
、データ入力バスからのデータ入力と無関係に、前記メ
モリ書込動作を行なう。メモリ書込要求信号出力回路２
０２からは書込ステータス信号が信号線１０２２によっ
てメモリへ出力される。書込ステータス信号は前記アド
レス生成部１００での初期設定後の最初のメモリ書込で
あるか否かと、前記強制書込であるか否かの情報をメモ
リへ送るためのものである。本発明と組み合せて使用す
るのに好適なメモリにおける前記書込ステータス信号の
役割を第３図（１１〜（４）を用いて説明する。第３図
においては１語Ｎビット構成を例にとっている。６００
，６０１，６０２，６０３はそれぞれ異なるステータス
の書込データである。

書込データ６００は前記アドレス部の初期設定後の最初
の書込データの場合であり、先頭ビットアドレス゛「■
」から上位側のＮ−（Ｉ−１）ビット中に斜線部で示さ
れている有効データが保持されている。

従ってメモリは本発明「ビットデータ書込メモリインタ
ーフェース回路」から入力されるアクセスアドレスと先
頭ビットアドレスと書込データに対して、前記アクセス
アドレスの語アドレス部を抽出し、先頭ビットアドレス
から上位側ビットのデータだけに書込動作を実行すれば
よい。第３図（２）の書込データ６０１は初期設定後の
２語目以降の書込に対する場合であり、有効ビットは斜
線部で示されているようにＮビット全てであり、前記語
アドレスだけを参照して語単位で書込を実行すればよい
。第３図（３）の書込データ６０２は強制書込の場合で
あり、入力した書込データがＮビットに達していないと
きに処理を終了するのに用いる。強制書込ステータスで
は先頭ビットアドレスとは関係なくアクセスビットアド
レスがｒＪＪであればビットアドレス「Ｊ−ＩＪから下
位側だけに書込処理することになる。ただし、強制書込
制御信号が入力されても、初期設定後の最初のメモｌＪ
ｉ込ステータスでかつ先頭ビットアドレスとアクセスビ
ットアドレスが等しければ書込データが入力されなかっ
たことを意味するので、メモ１Ｊｆ）送動作を行なわな
いことにする。さらに、第３図（４）の書込デー〃６０
３は先頭ビットアドレス「月、アクセスビットアドレス
「月のときに、初期設定後の最初の書込かつ強制書込の
１込ステータスとなった場合を示しており、ビットアド
レスが「Ｉ」から［Ｊ−１ｊの間の区間だけに書込を実
行する。

本発明と組み合わせるのに好適なメモリにおける書込実
行制御をまとめておく。（１）基本的に先頭ビットアド
レスとチクセスビットアドレスで示される区間のビット
データを有効とする。（２）初期設定後の第１語口の書
込ステータスυ外では先頭ヒットアドレスを「０」とみ
なし、最下位ビットから有効とする。（３）強制書込制
御信号による書込以外ではアクセスビットアドレスをｒ
ＯＪとみなし最上位ヒツトまで有効とする。（４）初期
設定後の第１語口の畳込でかつアクセスピッ）・アドレ
スと先頭ビットアドレスが一致しているときは書込を実
行しない。

本発明を用いれば、ビットデータのメモリ書込処理に」
５いて、メモリ使用効率の高いデータの格納を容易に行
うζ、とができる。特に、個々のビットデータのビット
長が短かく、語に組み合わせるデータ数が多いときに、
効果が太きい。その理由として、（１）ビットデータを
ワードデータに組み合わせる処理が不用となる。（２）
ビットアドレスの更新処理が不用で先頭のビットアドレ
ス指定だけでよい。（３）メモリアクセスではアドレス
値の計算とデータの計算の２つが必要であるが、初期ア
ドレスの指定だけしておけば、あとは出力ポートへの出
力動作でメモリ書込が行える。（４）一般に出力ポート
への出力命令の方がメモリへの書込命令よりも高速であ
る。（５）語単位にデータがまとまってからメモリのア
クセスを行なうので、メモリバスを獲得して占有する比
率が小さくて済む。などがあげられる。

【図面の簡単な説明】

第１図は本発明の具体的構成を示す一実施例のブロック
図である、 第２図（１）　、　（２＋　、　（ａ）は本発明のデー
タバッファ部の動作を説明するための模式図であり、第
３図（１１〜（４）はメモリ書込動作時の書込ステータ
スに対する動作を説明するための模式図である。 図において、１００はアドレス生成部、２００は制御部
、３００はデータバッファ部を示す。 −１′− オ　２　図 ７３　図 Ｎ−１１１−１０ Ｎ−１０ Ｎ−Ｉ　ＪＪ−ｊ　０ Ｎ−Ｉ　ＪＪ−１１１−１０

Claims (1)

【特許請求の範囲】
1. 外部メモリへのデータ書込のアクセスにおける書込を行
   なう語を示す語アドレス、語を構成する各ビットの有効
   領域の先頭ビット位置を示す先頭ビットアドレス、前記
   有効領域の終了ビット位置を示すアクセスビットアドレ
   ス、及びデータ入力バスから入力する書込データの有効
   ビット巾を示すビット長、を保持する手段と、前記書込
   データの入力ｌこ同期して前記語アドレスとアクセスビ
   ットアドレスを前記ビット長に応じて更新する手段と、
   前記書込データの有効ビットを取り出して２語長レジス
   タの下位語側の前記アクセスビットアドレスに対応する
   ビット位置に保持する手段と、前記２語長レジスタへの
   データ保持が上位語側に達したときもしくは強制書込制
   御信号が入力されたときに、前記２語長レジスタの下位
   語側データをメモリデータバスへ出方し、上位語側デー
   タを下位語側ヘシフトする手段と、前記メモリデータバ
   スへの出力に同期して前記語アドレス、アクセスビット
   アドレス、先頭ビットアドレスと、第１語口の書込か否
   かの情報及び強制書込制御信号入力による書込か否かの
   情報を示す書込ステータス信号と共に、書込要求信号を
   外部メモリに出力する手段と、を備えたことを特徴とす
   るビットデータ書込メモリインターフェース回路。