JPH06110855A - マルチ・プロセッサ - Google Patents

Abstract

(57)【要約】 【目的】プロセッサ間の相互通信時における前処理と後
処理を不要にでき、レイテンシーを向上してシステム全
体の性能向上に寄与する技術の提供を目的とする。 【構成】本発明は、ネットワークを介して接続された複
数のプロセッサを有し、入力に依存しない特定の処理を
各プロセッサで分担して実行するマルチ・プロセッサで
あって、前記特定の処理を実行中に、所定のタイミング
で各プロセッサ間の相互通信が発生するマルチ・プロセ
ッサにおいて、前記相互通信のタイミング及びその通信
方向に関する情報を前記ネットワークの各ノード上に保
持する保持手段と、前記特定の処理の実行開始を表示す
る信号がネットワークを介して伝達されると、前記保持
手段によって保持された情報に基づいてネットワークの
接続形態を変更する変更手段と、を備えたことを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチ・プロセッサに
関し、特に、プロセッサ間の通信速度（レイテンシー）
向上を意図したマルチ・プロセッサに関する。例えば、
高度な知能と多くの機能を有するロボットを制御するに
は、プロセッサの単位時間あたりの仕事量が膨大にな
り、単一のプロセッサでは処理能力に限界がある。これ
を解決するには、処理能力の高いプロセッサを用いれば
よいが、一般に処理能力の高いプロセッサは高価であ
り、しかもその性能にもおのずと上限がある。これに対
し、マルチ・プロセッサは、プロセッサ数に比例して性
能を向上できるいわゆるスケーラブル（scalable）なコ
ンピュータ・システムを安価に構築できる点で有利であ
る。

【０００２】

【従来の技術】マルチ・プロセッサのシステム構成は、
複数のプロセッサと、各プロセッサごとに設けられたス
イッチング・ボックスと、スイッチング・ボックス間及
びスイッチング・ボックスとプロセッサ間を繋ぐ信号線
と、を基本的に備える。スイッチング・ボックスと信号
線でネットワークを構成し、各スイッチング・ボックス
がネットワーク上のノードになる。

【０００３】このようなマルチ・プロセッサによれば、
１つの処理単位を各プロセッサで分担して実行できるの
で、例えば、繰返し演算を大量に含む処理の実行時間を
プロセッサ数に比例して短縮化できる。ここで、従来の
マルチ・プロセッサにおけるプロセッサ間の通信手順
は、まず、送信元のプロセッサで、送信先のプロセッサ
番号や送信データの大きさを表すヘッダ情報を生成し、
次いで、そのヘッダ情報と送信データとをひとまとめに
してネットワークに送り出す。ネットワーク上の各ノー
ド（スイッチング・ボックス）では、ヘッダ情報の送信
先プロセッサ番号に基づいて通信方向を決定し、その方
向にヘッダ情報＋送信データを転送する。１つ又はいく
つかのノードを介して伝えられたヘッダ情報＋送信デー
タは、最終的に送信先のプロセッサに到達し、そのプロ
セッサに設けられたバッファに一時的に蓄えられた後、
割り込みによって当該プロセッサに読み込まれる。

【０００４】

【発明が解決しようとする課題】しかしながら、かかる
従来のマルチ・プロセッサにあっては、送信元のプロセ
ッサでヘッダ情報を生成する「前処理」が必要であり、
しかも、送信先のプロセッサへのデータの到達タイミン
グが不規則なために、送信先のプロセッサでもデータの
バッファリングや割り込みといった「後処理」が必要で
あるから、したがって、これらの前処理と後処理に要す
る時間だけ、マルチ・プロセッサのレイテンシーが低下
してシステム全体の性能向上を阻害するといった問題点
があった。 ［目的］そこで、本発明は、このような問題点に鑑みて
なされたもので、プロセッサ間の相互通信時における前
処理と後処理を不要にでき、レイテンシーを向上してシ
ステム全体の性能向上に寄与する技術の提供を目的とす
る。

【０００５】

【課題を解決するための手段】本発明は、上記目的を達
成するために、ネットワークを介して接続された複数の
プロセッサを有し、入力に依存しない特定の処理を各プ
ロセッサで分担して実行するマルチ・プロセッサであっ
て、前記特定の処理を実行中に、所定のタイミングで各
プロセッサ間の相互通信が発生するマルチ・プロセッサ
において、前記相互通信のタイミング及びその通信方向
に関する情報を前記ネットワークの各ノード上に保持す
る保持手段と、前記特定の処理の実行開始を表示する信
号がネットワークを介して伝達されると、前記保持手段
によって保持された情報に基づいてネットワークの接続
形態を変更する変更手段と、を備えたことを特徴とす
る。

【０００６】

【作用】本発明では、入力に依存しない特定の処理、例
えば分岐命令を含まない処理の実行開始をネットワーク
に通知すると、その通知時点を基準とした所定のタイミ
ングで各ノードの入出力の接続形態が切り換えられ、一
つのプロセッサと他の一つのプロセッサとを一時的に連
結する専用の信号伝達系が形成される。

【０００７】したがって、従来のようなヘッダ情報が不
要になり、また、送信先のプロセッサへのデータ到達時
間も上記タイミングから決まるから、バッファリングや
割り込も不要にできる。

【０００８】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１、図２は本発明に係るマルチ・プロセッサの
一実施例を示す図であり、井桁構造のネットワークを持
つマルチ・プロセッサへの適用例である。図１におい
て、１_A 〜１_F はそれぞれプロセッサ、２_A 〜２_F はス
イッチング・ボックスである。なお、符号の添字は各プ
ロセッサに付与された固有の番号（Ａ〜Ｆ）と対応して
いる。スイッチング・ボックス２_i 同士（ｉはＡ〜Ｆ、
以下同様）、およびスイッチング・ボックス２_i とプロ
セッサ１_i の間は、データ信号転送用、同期信号転送用
及び各種制御信号転送用の信号線群で接続されており、
符号Ｄ_n（ｎは１〜２３、以下同様）はデータ信号転送
用、符号Ｃ_nは同期信号転送用及び各種制御信号転送用
の信号線群を表している。全てのスイッチング・ボック
ス２_i 及び信号線群Ｄ_n 、Ｃ_n は井桁構造のネットワー
クＮを形成している。

【０００９】図２はスイッチング・ボックス（代表して
２_A ）のブロック図である。スイッチング・ボックス２
_A には、［Ｃ₉ とＤ₉］、［Ｃ₁ とＤ₁ ］、［Ｃ₁₀とＤ
₁₀］、［Ｃ₁₈とＤ₁₈］及び［Ｃ₂ とＤ₂ ］の計５組の信
号線群が接続され、そのうちの信号線群［Ｃ₁₈とＤ₁₈］
はプロセッサ１_A に繋がり、他の信号線群は隣接するス
イッチング・ボックスに繋がっている。なお、図中では
各信号線群を便宜的に１本の線で表しているが、実際に
は複数の信号線からなっている。

【００１０】スイッチング・ボックス２_A は、制御部
４、セレクタ（変更手段）５、ラッチ６及びドライバ
（変更手段）７を含み、制御部４には、応答生成回路４
ａ、アドレス生成回路４ｂ及びメモリ（保持手段）４ｃ
が設けられている。応答生成回路４ａは、信号線群
Ｃ₉ 、Ｃ₁ 、Ｃ₁₀、Ｃ₁₈、Ｃ₂ を介して伝えられる制御
信号の内容から、開始される処理が通常の処理であるか
（以下、通常モード）、又は、特定の処理であるか（以
下、特定転送モード）を判定し、それぞれのモードごと
に必要な応答信号を生成する。

【００１１】すなわち、応答生成回路４ａは、“通常モ
ード”を判定すると、そのモード期間中における制御信
号の内容に従って信号線群Ｄ₉ 、Ｄ₁ 、Ｄ₁₀、Ｄ₁₈、Ｄ
₂ の１つを入力側の信号線群とするための選択信号を生
成してこれをセレクタ５に出力し、あるいは、“特定モ
ード”を判定すると、アドレス生成回路４ｂをアクティ
ブにすると共にメモリ４ｃを読み出し可能にするための
信号を生成するものである。

【００１２】なお、セレクタ５は、通常モード時には応
答生成回路４ａからの信号に従って信号線群Ｄ₉ 、
Ｄ₁ 、Ｄ₁₀、Ｄ₁₈、Ｄ₂ の１つを入力側の信号線群とし
て選択するが、特定モード時にはメモリ４ｃから読み出
されたデータに従って同選択動作を行う。また、ラッチ
６は、セレクタ５によって選択された１つの信号線群か
らのデータを保持するものであり、また、ドライバ７
は、ラッチ６に保持されたデータ（通常モード時）又は
メモリ４ｃから読み出されたデータ（特定モード時）に
基づいて信号線群Ｄ₉ 、Ｄ₁ 、Ｄ₁₀、Ｄ₁₈、Ｄ₂ の１つ
を出力側の信号線群として選択し、ラッチ６の保持デー
タでドライブするものである。

【００１３】アドレス生成回路４ｂは、特定モード時に
移行した時点からメモリ４ｃのアドレスを順次に発生す
るものであり、アドレスの発生タイミングはネットワー
クＮを介して伝えられるシステム同期信号（クロック）
に依存する。メモリ４ｃには、特定の処理を実行する際
のスイッチング・ボックス２_A の入出力接続形態に関す
る情報が時間の経過に沿って順次に格納されており、ア
ドレス生成回路４ｂからのアドレスに従ってその情報が
逐次に読み出されるようになっている。

【００１４】ここで、上記特定の処理は、入力に依存し
ない処理、すなわちｉｆ文等の分岐命令を含まない処理
である。一般に、行列求解や行列の積、差分方程式の求
解などが該当する。これらの処理は、その処理を開始し
てからどの時点で各プロセッサ間の相互通信（部分解の
やり取り）が発生するかを予め正確に予測できるもので
あり、したがって、その処理を含むプログラムをロード
したときに、その処理の実行中におけるプロセッサ間の
通信方向や通信時刻を予め知ることができるから、その
情報をネットワークＮを介して各スイッチング・ボック
スのメモリ４ｃに書込んでおけばよい。

【００１５】以上の構成によれば、応答生成回路４ａで
“通常モード”が判定されると、まず、その通常モード
中に、信号線群Ｃ_n を介して伝えられた隣接ノード（ス
イッチング・ボックス）又はプロセッサからの制御信号
の内容に従ってセレクタ５が切り換えられ、信号線群Ｄ
_n の１つが入力側として選択される。次いで、選択され
た信号線群Ｄ_n を介して伝えられた隣接ノード（スイッ
チング・ボックス）又はプロセッサからの転送データが
ラッチ６に保持されると共に、その保持内容に従ってド
ライバ７が切り換えられ、信号線群Ｄ_n の１つが出力側
として選ばれる。そして、その選択信号線群Ｄ_n を介し
てラッチ６内の保持データが隣接ノード（スイッチング
・ボックス）又はプロセッサに転送される。すなわち、
通常モードにおいては、応答生成回路４ａ、セレクタ
５、ラッチ６及びドライバ７が動作し、アドレス生成回
路４ｂとメモリ４ｃは動作しない。

【００１６】一方、応答生成回路４ａで“特定モード”
が判定されると、まず、アドレス生成回路４ｂとメモリ
４ｃがアクティブになり、アドレス生成回路４ｂからの
アドレスに従ってメモリ４ｃから逐次にデータが読み出
される。次表１は、メモリ４ｃに格納されたデータの一
例である。

【００１７】上表１において、例えば、アドレス０〜０
００の時点では、入力側の信号線群としてＤ₁₈が選択さ
れ、また、出力側の信号線群としてＤ₉ が選択されるよ
うなデータがメモリ４ｃから読み出される。したがっ
て、信号線群Ｄ₁₈を介して転送されてきたデータは、セ
レクタ５→ラッチ６→ドライバ７を通過してそのまま信
号線Ｄ₉ に送り出される。

【００１８】このことは、スイッチング・ボックスの入
出力形態を一時的に例えばＤ₁₈→Ｄ ₂ へ変更したことに
相当し、これは他のスイッチング・ボックスにおいても
同様であるから、各スイッチング・ボックス間の信号線
の接続形態（ネットワークＮの接続形態）を特定の処理
実行中の定められた時点ごとに適宜に変更することに相
当する。

【００１９】したがって、本実施例によれば、各スイッ
チング・ボックスに対して特定の処理の実行開始を通知
するだけで、以降、ネットワークＮの接続形態が適宜に
変更されるから、ヘッダ情報を付加することなく、プロ
セッサ間での相互通信を行うことができ、送信元プロセ
ッサにおける前処理を不要にできる。しかも、送信先プ
ロセッサへのデータ到達のタイミングもネットワークＮ
の接続形態の変更タイミングと同様にして容易に知り得
るので、送信先プロセッサにおけるバッファリングや割
り込み等の後処理も不要にできる。その結果、上記前処
理の不要化と相まって、マルチ・プロセッサのレイテン
シーを大幅に高めることができ、システム全体の性能向
上を図ることができる。

【００２０】

【発明の効果】本発明によれば、プロセッサ間の相互通
信時における前処理と後処理を不要にでき、レイテンシ
ーを向上してシステム全体の性能向上を図ることができ
る。

【図面の簡単な説明】

【図１】一実施例のシステム概念図である。

【図２】一実施例のスイッチング・ボックスのブロック
図である。

【符号の説明】

Ｎ：ネットワーク １_A 〜１_F ：プロセッサ ４ｃ：メモリ（保持手段） ５：セレクタ（変更手段） ７：ドライバ（変更手段）

Claims (1)

【特許請求の範囲】
1. 【請求項１】ネットワークを介して接続された複数のプ
   ロセッサを有し、入力に依存しない特定の処理を各プロ
   セッサで分担して実行するマルチ・プロセッサであっ
   て、前記特定の処理を実行中に、所定のタイミングで各
   プロセッサ間の相互通信が発生するマルチ・プロセッサ
   において、 前記相互通信のタイミング及びその通信方向に関する情
   報を前記ネットワークの各ノード上に保持する保持手段
   と、 前記特定の処理の実行開始を表示する信号がネットワー
   クを介して伝達されると、前記保持手段によって保持さ
   れた情報に基づいてネットワークの接続形態を変更する
   変更手段と、を備えたことを特徴とするマルチ・プロセ
   ッサ。