SU866560A1 - Устройство дл распределени за вок по процессорам - Google Patents

Description

Изобретение относится к вычислительной технике и может найти применение в многопроцессорных вычислительных системах (МВС). _

Известно устройство управления об- ³ меном, содержащее регистр готовности процессоров, группа выходов которого подключена к первой группе входов узла управления, а первая группа вхо- ,_п дов - к первой группе входов устрой- ⁰ ства, вторая группа входов которого соединена со второй группой входов узла управления, соединенного первым входом с выходом элемента ИЛИ [1].

Недостатком этого устройства явля- 15 ется низкое быстродействие и ограниченные функциональные возможности, проявляющиеся в отсутствии возможности организации обмена одновременно между несколькими процессорами. 20

Наиболее близким к предлагаемому является устройство для распределения заданий процессорам, которое содержит регистр готовности-процессоров, соединенный со входами групп элемен- 25 тов И и блока управления, первый выход которого подключен к управляющему рходу регистра сдвига, при этом регистр сдвига через группы элементов И родключей к входам процессоров, а че- 30 рез процессоры и элементы ИЛИ - к регистру готовности и, соответственно, к управляющим входам регистра сдвига, выходы которого через схему ИЛИ подключены к управляющему входу блока управления (2),

Недостаток этого устройства состоит в высокой вероятности потери заявки на решение задачи, вызванной отказом устройства от выполнения зад< дания, если число свободных процессоров меньше количества потребных. Кроме того, устройство имеет ограниченные функциональные возможности, проявляющиеся в невозможности организации очереди заданий.

Цель изобретения - расширение функциональных возможностей за счет обслуживания заявки независимо от числа свободных процессоров и уменьшение вероятности потери заявок на решение задачи.

Цель достигается тем, что в устройство для распределения заявок по процессорам, содержащее оегистр готовности процессоров, группа выходов которого соединена с группой информационных входов блока управления и с первыми входами элементов И первой группы, вторые входа которых соединё3

866560 4 ны с группой выходов регистра сдвига ис группой входов элемента ИЛИ, выход которого соединен с управляющим входом блока управления, первый выход которого соединен с управляющим входом регистра сдвига, вход сброса . .которого соединен с выходом блока ⁵ элементов ИЛИ и с входом сброса регистра готовности процессоров, группа информационных входов которого соединена с выходами процессоров группы, входы которых соединены с вы- *0 ходами элементов И первой группы и с входами элементов ИЛИ, введены группа регистров хранения, вторая группа элементов И и элемент И, причем группа информационных входов первого ре- ' 15' Гистра хранения группы является группой входов заявок устройства, управляющий вход каждого регистра хранения группы соединен q выходом соответствующего элемента И Второй группы, ,20 группа информационных выходов каждого регистра хранения группы, кроме последнего, соединена с группой информационных входов последующего регистра хранения группы, первая и вторая 25 группы разрядных выходов последнего регистра хранения группы соединены соответственно с третьими входами элементов И первой группы и с группой информационных входов регистра сдвига вход сдвига которого соединен с выхо- 30 •дом элемента И,первый вход которого .соединен с выходом старшего разряда .группы выходов регистра сдвига,второй' вход элемента И соединен с выходом элемента ИЛИ и с первыми входами эле- 35 ментов И второй группы, второй вход каждого элемента И второй группы, кроме последнего, соединен с выходом последующего элемента И этой группы, второй вход последнего элемента И 4Q второй группы соединен со вторым выходом блока управления.

На фиг.1 представлена структурная схема устройства; на фиг.2 - структурная схема блока управления.

Устройство содержит группу регистров 1 хранения, вторую группу элементов И 2, элемент И 3, регистр 4 сдвига, элемент ИЛИ 5, первую группу элементов И 6, блок элементов ИЛИ 7, 50 группу процессоров 8, регистр 9 готовности 'роцессоров, блок 10 управления, группу входов · 11 устройства. Блок управления содержит элемент

12, элемент И 13 и элемент ИЛИ 14.55

Реализация блока 10 управления зависит от числа процессоров, так как выходы регистра 9 готовности процессоров являются его входами.

В общем случае реализация блока 10 60 представляет собой автомат без памяти на η + 1 входов (п - число процессоров и q - управляющий вход от элемента ИЛИ 5) и на два выхода (У< ^и У2>· ⁶⁵

Устройство работает следующим об-/ разом.

На группу входов устройства 11 поступают заявки на решение задачи, (которые вырабатываются планирующей системой. Заявка содержит,код номера задачи, которую надо решить, и код потребного для решения числа процессоров. Код числа процессоров представляется в виде соответствующего числа разрядных единиц регистра хранения. Заявка первоначально поступает на первый регистр 1 хранения группы, а затем последовательно переписывается на следующий свободный регистр. Вели к моменту прихода заявки все регистры хранения группы заняты, заявка сохраняется на входах в устройство.

Пусть в некоторый момент времени завершилось обслуживание заявки на решение. По сигналам блока 10 управления с последующего регистра 1 хранения группы код потребного числа . процессоров переписывается на регистр 4 сдвига, а код номера задачи поступает на групповые входы элементов И 6 группы. На выходах элементов 6 группы номер задачи будет появляться только в том''случае, если соответствующий процессор 8 группы свободен, о чем сигнализирует единица в соответствующем разряде регистра 9, и если данный процессор 8 группы требуется для решения задачи, о чем сигнализирует единица в соответствующем разряде регистра 4 сдвига.

Код номера задачи передается в процессоры 8 группы для исполнения, а через блок элементов ИЛИ 7 обнуляет соответствующие разряды регистра 9 и регистра 4 сдвига.

Если число назначенных процессоров меньше требуемого числа, не все разряды регистра 4 сдвига обнулены, на выходе элементов ИЛИ 5 существует единичный сигнал, который открывает элемент И 3 и разрешает блоку 10 управления подать на регистр 4 сдвига очередной импульс, сдвигающий его · содержимое на один разряд. Процесс циклического сдвига продолжается до тех пор, пока не будет назначено требуемое число процессоров. В этом случае нулевой сигнал с выхода элемента ИЛИ 5 закрывает цепь циклического сдвига, сообщает блоку 10 управления о завершении обслуживания заявки, происходит сдвиг очереди заявок на регистрах 1 хранения группы. Цикл работы устройства повторяется. “

Таким образом, устройство для распределения заявок по процессорам, кот торое дополнительно снабжено элемен-том И, регистрами хранения и второй группой элементов И с соответствующими формуле изобретения связями, обеспечивает полное обслуживание заявок путем одновременного назначения про

86656С цессоров, при этом цель изобретения достигается организацией очереди хранения заявок и возможностью обслуживания заявки независимо от числа свободных процессоров.

Claims (2)

1. (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАЯВОК Изобретение относитс  к вычислительной технике и может найти применение в многопроцессорных вычислитель ных системах (МВС). Известно устройство управлени  обменом , содержащее регистр готовности процессоров, группа выходов которого подключена к первой группе входов узла управлени , а перва  группа входов - к первой группе входов устройства , втора  группа входов которого соединена со второй группой входов узла управлени , соединенного первы л входом с выходом элемента ИЛИ 1. Недостатком этого устройства  ел  етс  низкое быстродействие и ограниченные функционёшьные возможности, про вл ющиес  в отсутствии возможнос ти организации обмена одновременно между несколькими процессорами. Наиболее близким к предлагаемому  вл етс  устройство дл  распределени  заданий процессорам, которое содержит регистр готовности-процессоро соединенный со входами групп элементов И и блока управлени , первый вы )сод которого подключен к управл ющем ходу регистра сдвига, при этом регистр сдвига через группы элементов подключен к входам процессоров, а че ПО ПРОЦЕССОРАМ рез процессоры и элементы ИЛИ - к регистру готовности и, соответственно, к управл ющим входам регистра сдвига, выходы которого через схему ИЛИ подключены к управл ющему входу блока управлени  2, Недостаток этого устройства состоит в высокой веро тности потери за вки на решение задачи, вызванной отказом устройства от выполнени  зад. даии , если число свободных процессоров меньше количества потребных. Кроме того, устройство имеет ограниченные функционсшьные возможности, про вл ющиес  в невозможности организации очереди заданий. Цель изобретени  - расширение функциональных возможностей за счет обслуживани  за вки независимо от числа свободных процессоров и уменьшение веро тности потери за вок на решение задачи. Цель достигаетс  тем, что в устройство дл  распределени  за вок по процессорам , содержащее оегистр готовности процессоров, группа выходов которого соединена с группой информационных входов блока управлени  и с первыми входами элементов И первой группы, вторые входа которых соедннены с группой выходов регистра сдвига и с группой входов элемента ИЛИ, выход которого соединен с упрб(вл ющим ВХОДОМ блока управлени , первый выход которого соединен с уйравл ющим входом регистра сдвига, вход сброса которого соединен с выходом блока элементов ИЛИ и с входом сброса регистра готовности процессоров, группа информационных входов которого соединена с выходами процессоров группы, входы которых соединены с вы ходами элементов И первой группы и с входами элементов ИЛИ, введены группа регистров хранени , втора  группа элементов И и элемент И, причем груп па инфЬрма ционных входов первого реГистра хранени  группы  вл етс  груп пой входов за вок устройства, управл ющий вход каждого регистра хранени группы соединен j выходом соответствующего элемента И второй группы, группа информационных выходов каждог регистра хранени  группы, кроме последнего , соединена с группой информационных входов последующего регист ра хранени  группы, перва  и втора  группы разр дных выходов последнего регистра хранени  группы соединены соответственно с третьими входами элементов И первой группы и с группо информационных входов регистра сдвиг вход сдвига которого соединен с выхо дом элемента И,первый вход которого .соединен с выходом старшего разр да .группы выходов регистра сдвига,второ вход элемента И соединен с выходом элемента ИЛИ и с первыми входами эле ментов И второй группы, второй вход каждого элемента И второй группы, кроме последзнего, соединен с выходом последующего элемента И этой группы, второй вход последнего элемента И второй группы соединен со вторым выходом блока управлени . На фиг.1 представлена структурна  схема устройства; на фиг.2 - структурна  схема блока управлени . Устройство содержит группу регистров 1 хранени , вторую группу элемен тов И 2, элемент ИЗ, регистр 4 сдвига , элемент ИЛИ 5, первую группу эле ментов И 6, блок элементов ИЛИ 7, группу процессоров 8, регистр 9 готовности роцессоров, блок 10 управлени , группу входов И устройства. Блок управлени  содержит элемент ИЛИ 12, элемент И 13 и элемент ИЛИ 1 Реализаци  блока 10 управлени  зависит от числа процессоров, так как Вьхбды регистра 9 готовности процессоров  вл ютс  его входами. В общем случае реализаци  блока 10 представл ет собой автомат без пам ти на п + 1 входов (п - число процессоров ид- управл ющий вход о.т элемента ШШ 5) и на два выхода .(У4 и УЙ)Устройство работает следующим об-/ разом. На группу входов уотройства 11 поступают за вки на решение вадачи, |которые вырабатываютс  планирующей системой. За вка содержит,ход номера задачи, которую иедцо решить, и код потребного дл  решени  числа процес срров. Код числа процессоров предс|1:авл етс  в виде соответствующего числа разр дных едхтниц регистра хра Ивни . За вка первоначально поступает на первый регистр 1 хранени  группы, а затем последовательно переписываетс  на следующий свободный регистр. Вели к моменту прихода за вки все регистры хранени  группы .заи тЫ, за вка сохран етс  на входах в ycтpoйc1 во . Пусть в некоторый момент времени завершилось обслуживание за вки на решение. По сигналам блока 10 управлени  с последующего регистра 1 хранени  группы код потребного числа . процессоров переписываетс  на регистр 4 сдвига, а код номера задачи поступает на групповые входы элементов И 6 группы. На выходах элементов 6 группы номер задачи будет по вл тьс  только в том случае, если соответствующий процессор 8 группы свободен, о чем сигнализирует единица в соответствующем разр де регистра 9, и если данный процессор 8 группы требуетс  дл  решени  задачи, о чем сигнализирует единица в соответствующем разр де регистра 4 сдвига. Код номера задачи передаетс  в процессоры 8 группы дл  исполнени , а через блок элементов йЛИ 7 обнул ет соответствующие разр ды регистра 9 и регистра 4 сдвига. Если число назначенных процессоров меньше требуемого числа, не все разр ды регистра 4 сдвига обнулены, на выходе элементов ИЛИ 5 существует единичный сигнал, который открывает элемент И 3 и разрешает блоку 10 управлени  подать на регистр 4 сдвига очередной импульс, сдвиггиощий его содержимое на один разр д. Процесс циклического сдвига продолжаетс  до тех пор, пока не будет назначено требуемое число процессоров. В этом случае нулевой сигнал с выхода элемента ИЛИ 5 закрывает цепь циклического сдвига, сообщает блоку 10 управлени  о завершении обслуживани  за вки, происходит сдвиг очереди за вок на регистрах 1 хранени  группы. Цикл работы устройства повтор етс . Таким образом, устройство дл  распределени  за вок по процессоргм, ко-г торое дополнительно снабжено элементом И, регистрами хранени  и второй группой элементов И с соответствующими формуле изобретени  св з ми, обеспечивает полное обслуживание за вок путем одновременного назначени  процеоооровг при этом цель изобрет(ни  достигаетс  организацией очереди хра неии  за вок и возможностью обслуживани  за вки независимо от числа сво бодных процессоров. Формула изобретени  Устройство дл  распределени  за вок по процессоргш,содержащее регист готовности процессоров, группа выходов которого соединена с группой информационных входов блока управлени  . и с первыми входами элементов И первой группы, вторые входы которых сое динены с группой выходов регистров сдвига и с группой входов элемента ИЛИ, выход которого соединен с управ л ющим входом блока управлени , первый выход которого соединён с управл ющим входом регистра сдвига, вход сброса которого соединен с выходом блока элементов ИЛИ и с входом сброт са регистра готовности процессоров, группа информационных входов .которого соединена с выходами процессоров группы, входы которых соединены с вы ходгиш элементов И первой группы и с входами блока элементов ИЛИ, отли чающеес  тем, что, с целью расширени  функциональных возможностей за счет обслуживани  за вки неза висимо от числа свободных процессоров , в него введены группа регистров хранени , втора  группа элементов И и элемент И, причем группа информац1 онных входов первого регистра хранени  группы Явл етс  группой входов за вок устройства, управл ющий вход каждого регистра хранени  группы соедииен с выходом соответствующего элвмеита И второй группы, группа инфор . мационных выходов каждого регистра хранени  группы, кроме последнего, соединена с группой информационных входов последующего регистра хранени  группы, перва  и втора  группы разр дных выходов последнего регистра храненн  группы соединены соответственно с третьими входами элементов И первой группы и с группой информационных входов регистра сдвига, вход сдвига которого соединен с выхо-дом элемента И,первый вход которого соединен с выходом старшего разр да , :группы внходсоз регистра сдвига,второй вход элемента И соединен с выходом элемента ИЛИ и с первыми входами элементов И второй группы, второй вход каждого элемента И второй группы, кроме последнего, соединен с выходом последующего элемента И этой группы, второй вход последнего элемента И второй группы соединен со вторым выходом блока управлени . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 474006, кл. а 06 F 9/00, 1972.
2. 2. Авторское свидетельство СССР 629538, кл. G 06 F 9/00, 1977 (прототип ),

   12

   JL

   Vi

   Jtf