JP2744152B2 - データ駆動型データ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータ駆動型データ処
理装置に関し、特にたとえばデータフローグラフをプロ
グラムとして実行するデータフロー計算機のような、デ
ータ駆動型データ処理装置に関する。

【０００２】

【従来の技術】近年、実用的な並列処理計算機の実現に
向けて種々の計算機の研究がなされており、特にデータ
駆動計算機は、並列処理に適した命令実行方式を有する
計算機として注目を集めている。そして、データ駆動方
式で動作するプロセサを多数接続して高速処理を目指し
たマルチプロセサ型のデータ駆動計算機を実用的な意味
で構築するためには、要素プロセサの１チップ化を図る
ことが有効である。そこで、図３に示すように、従来の
データ駆動型データ処理装置１では、実行処理部，演算
部および通信制御部などを１チップで構成した要素プロ
セサ２を設け、プログラムを記憶するプログラムメモ
リ，オペランドの待ち合わせをする待ち合わせメモリ，
データパケットの緩衝記憶を行うキューメモリおよびデ
ータを一時記憶するデータメモリなどの記憶要素を汎用
の大容量の半導体メモリ３で構成し、要素プロセサ２と
半導体メモリ３とをアドレスバス４およびデータバス５
によって接続していた。上述の各メモリは本来独立して
動作するものであるが、要素プロセサ２のピン数の制限
やメモリ素子の有効活用の点から、データ駆動型データ
処理装置１では半導体メモリ３を空間分割して使用する
形態が一般的であった。

【０００３】

【発明が解決しようとする課題】このような従来のデー
タ駆動型データ処理装置１では、半導体メモリ３を空間
分割して得られるプログラムメモリ，待ち合わせメモ
リ，キューメモリおよびデータメモリなどの機能が縮退
されるため、メモリアクセスの頻度が過大になり、また
メモリアクセスのオーバヘッドが顕著になって障害を生
じていた。

【０００４】また、行列演算などの定型的な処理におい
ては演算順序が一義的に決定するにも拘わらず、データ
駆動型データ処理装置１では定型的な処理についても常
にオペランドの待ち合わせを行ってから演算を実行する
ため、待ち合わせのオーバヘッドも顕著になり、高速化
の阻害要因となっていた。それゆえに、この発明の主た
る目的は、処理速度を向上できる、データ駆動型データ
処理装置を提供することである。

【０００５】

【課題を解決するための手段】この発明は、部分プログ
ラムの集合および待ち合わせ状態のオペランドを格納す
る共用メモリ、入力パケットについて演算可能なオペラ
ンド対を生成する発火制御手段、発火制御手段によって
生成されたオペランド対を受け取りそれに従って演算可
能となった部分プログラムおよびオペランドを共用メモ
リから呼び出すメモリ制御手段、メモリ制御手段によっ
て呼び出された部分プログラムが交互に格納される第１
および第２メモリ、メモリ制御手段によって呼び出され
たオペランドが交互に格納される第３および第４メモ
リ、ならびに第１および第２メモリのうち既に部分プロ
グラムが格納されている方の内容が示す処理手続に従っ
て、第３および第４メモリのうち既にオペランドが格納
されている方の内容に対して演算処理し、結果パケット
を生成する演算手段を備える、データ駆動型データ処理
装置である。

【０００６】

【作用】外部または演算部から発火制御部にパケットが
転送されると、発火制御部では共用メモリの待ち合わせ
領域を用いてパケットの待ち合わせ処理をする。そし
て、演算に必要な全てのオペランドが揃えば、オペラン
ドが格納されている共用メモリのアドレスと演算を実行
するための部分プログラムが格納されている共用メモリ
のアドレスとをキャッシュメモリコントローラに転送す
る。キャッシュメモリコントローラは、第１および第２
メモリのうちいずれか一方に対して共用メモリから部分
プログラムをフェッチし、第３および第４メモリのうち
いずれか一方に対して共用メモリからオペランドをフェ
ッチする。このとき、演算部では、第１および第２メモ
リのうち既に部分プログラムが格納されている方のメモ
リの内容に従って、第３および第４メモリのうち既にオ
ペランドが格納されている方のメモリの内容に対して演
算処理する。演算結果は結果パケットとして演算部から
出力される。

【０００７】

【発明の効果】この発明によれば、パケットの待ち合わ
せ処理，プログラムのフェッチおよび演算処理を、それ
ぞれ共用メモリ，第１または第２メモリおよび第３また
は第４メモリを対象として独立して行うことができるた
め、メモリアクセスの競合を大幅に緩和できる。また、
部分プログラムおよびオペランドを格納するメモリをそ
れぞれ２系統すなわち第１および第２メモリならびに第
３および第４メモリを備えることによって、フェッチす
なわちキャッシュ書き換えと演算処理とを同時に行うこ
とができるので、キャッシュ書き換え時間が事実上無視
できる。したがって、メモリアクセスおよび待ち合わせ
のオーバヘッドを大幅に低減でき高速処理が図れる。

【０００８】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。

【０００９】

【実施例】図１を参照して、この実施例のデータ駆動型
データ処理装置１０は要素プロセサ１２を含む。要素プ
ロセサ１２は入力バッファ１４を含み、入力バッファ１
４には要素プロセサ１２の外部からまたは演算部１６か
ら、図２にそのパケットフォーマットが示されるオペラ
ンドパケット１８が入力され、一時的に格納される。オ
ペランドパケット１８は、プログラムセグメント番号２
０，データセグメント番号２２，データセグメント内の
データアドレス２４およびオペランドデータ２６を有す
る。入力バッファ１４に格納されたオペランドパケット
１８は発火制御部２８に入力され、待ち合わせ処理をす
る。すなわち、発火制御部２８に入力されたオペランド
パケット１８のデータセグメント番号２２とデータアド
レス２４とによって示される共用メモリ３０の所定番地
すなわちデータセグメントに、データバス３２およびア
ドレスバス３４を通じてオペランドデータ２６が書き込
まれる。共用メモリ３０は、要素プロセサ１２に外付け
される外部メモリとして構成される。

【００１０】そして、共用メモリ３０のデータセグメン
ト内に全てのオペランドデータ２６が書き込まれれば、
発火制御部２８における待ち合わせ処理が完了したとし
て、プログラムセグメント番号２０とデータセグメント
番号２２との値をキャッシュメモリコントローラ３６に
送出する。キャッシュメモリコントローラ３６は、スイ
ッチ３８を通じて、小容量のプログラムキャッシュメモ
リ４０ａおよび４０ｂのうち現在演算部１６に使用され
ていない方に、プログラムセグメントで示される共用メ
モリ３０内の部分プログラムをフェッチする。なお、部
分プログラムは、演算順序が一義的に決定される待ち合
わせの必要のない演算の集まりである。また、キャッシ
ュメモリコントローラ３６は、スイッチ４２を通じて、
小容量のデータキャッシュメモリ４４ａおよび４４ｂの
うち現在演算部１６に使用されていない方に、データセ
グメントで示される共用メモリ３０内のオペランドデー
タの対をフェッチする。キャッシュ操作に使用される共
用メモリ３０のアドレスおよびプログラムキャッシュメ
モリ４０ａ，４０ｂならびにデータキャッシュメモリ４
４ａ，４４ｂの各アドレスは、キャッシュメモリコント
ローラ３６によって生成される。

【００１１】なお、プログラムキャッシュメモリ４０
ａ，４０ｂおよびデータキャッシュメモリ４４ａ，４４
ｂの各アドレスは、それぞれプログラムを実行する演算
処理時には演算部１６の命令実行部（図示せず）から与
えられ、フェッチ時にはキャッシュコントローラ３６か
ら与えられる。また、プログラムキャッシュメモリ４０
ａおよび４０ｂのデータバス４６ａおよび４６ｂは、演
算処理時にはそれぞれスイッチ４８ａ，５０および４８
ｂおよび５０を介して命令バス３１に接続され、フェッ
チ時にはそれぞれスイッチ４８ａおよび４８ｂを介して
データバス３２に接続される。同様に、データキャッシ
ュメモリ４４ａおよび４４ｂのデータバス５４ａおよび
５４ｂは、演算処理時にはそれぞれスイッチ５６ａ，５
８および５６ｂ，５８を介してデータバス６０に接続さ
れ、フェッチ時にはそれぞれスイッチ５６ａおよび５６
ｂを介してデータバス３２に接続される。

【００１２】そして、演算部１６では、プログラムキャ
ッシュメモリ４０ａおよび４０ｂのうちフェッチの終了
した方のメモリの部分プログラムに従って、データキャ
ッシュメモリ４４ａおよび４４ｂのうちフェッチの終了
した方のメモリに対して演算処理する。演算結果はオペ
ランドパケットの形式で、結果パケットとして演算部１
６から出力され、要素プロセサ１２の外部に出力される
結果パケットであれば出力バッファ６２に、また要素プ
ロセサ１２の内部で引き続き処理される結果パケットで
あれば入力バッファ１４に転送される。なお、データキ
ャッシュメモリ４４ａおよび４４ｂの内容は必要があれ
ば再び共用メモリ３０に格納される。

【００１３】このようなデータ駆動型データ処理装置１
０では、プログラムキャッシュメモリ４０ａおよび４０
ｂのいずれか一方ならびにデータキャッシュメモリ４４
ａおよび４４ｂのいずれか一方を対象として演算処理さ
れているときには、同時にそれぞれ残りのプログラムキ
ャッシュメモリ４０ａおよび４０ｂのいずれか一方なら
びにデータキャッシュメモリ４４ａおよび４４ｂのいず
れか一方にフェッチされる。すなわち、要素プロセサ１
２の内部には、小容量の２系統のプログラムキャッシュ
メモリ４０ａおよび４０ｂとデータキャッシュメモリ４
４ａおよび４４ｂとが含まれ、演算処理とフェッチとを
独立かつ並行して実行できる。また、アクセス頻度の高
い部分プログラムおよびオペランドデータを、それぞれ
プログラムキャッシュメモリ４０ａ，４０ｂおよびデー
タキャッシュメモリ４４ａ，４４ｂに一時的に格納し
て、演算処理時にはプログラムアクセスおよびデータア
クセスをそれぞれプログラムキャッシュメモリ４０ａ，
４０ｂおよびデータキャッシュメモリ４４ａ，４４ｂに
対して行える。

【００１４】また、この発明では、共用メモリ３０に記
憶された部分プログラムを用いて演算処理するため、演
算の単位が１命令ではなく複数個の命令とすることがで
きるので、さらに待ち合わせのオーバヘッドを低減する
ことができる。さらに、プログラムキャッシュメモリ４
０ａおよび４０ｂやデータキャッシュメモリ４４ａおよ
び４４ｂは小容量のものでよいので、要素プロセサ１２
に内蔵することができる。また、共用メモリ３０は、高
速性をさほど要求されないため、システムの低価格化が
図れる。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図である。

【図２】パケットフォーマットを示す図解図である。

【図３】従来技術を示すブロック図である。

【符号の説明】

１０ …データ駆動型データ処理装置 １２ …要素プロセサ １６ …演算部 １８ …オペランドパケット ２８ …発火制御部 ３０ …共用メモリ ３６ …キャッシュメモリコントローラ ４０ａ，４０ｂ …プログラムキャッシュメモリ ４４ａ，４４ｂ …データキャッシュメモリ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】部分プログラムの集合および待ち合わせ状
   態のオペランドを格納する共用メモリ、 入力パケットについて演算可能なオペランド対を生成す
   る発火制御手段、 前記発火制御手段によって生成された前記オペランド対
   を受け取り、それに従って演算可能となった前記部分プ
   ログラムおよび前記オペランドを前記共用メモリから呼
   び出すメモリ制御手段、 前記メモリ制御手段によって呼び出された前記部分プロ
   グラムが交互に格納される第１および第２メモリ、 前記メモリ制御手段によって呼び出された前記オペラン
   ドが交互に格納される第３および第４メモリ、ならびに
   前記第１および第２メモリのうち既に部分プログラムが
   格納されている方の内容が示す処理手続に従って、前記
   第３および第４メモリのうち既にオペランドが格納され
   ている方の内容に対して演算処理し、結果パケットを生
   成する演算手段を備える、データ駆動型データ処理装
   置。