JPH06324999A

JPH06324999A - マルチプロセッサシステム

Info

Publication number: JPH06324999A
Application number: JP11281893A
Authority: JP
Inventors: Toshiaki Kawamura; 俊明河村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-05-14
Filing date: 1993-05-14
Publication date: 1994-11-25

Abstract

(57)【要約】【目的】複数の記憶制御装置を有するマルチプロセッ
サにおいて、主記憶参照要求のオーバヘッドを削減でき
る構成を提供すること。【構成】記憶制御装置５では命令プロセッサ１および
命令プロセッサ２の主記憶参照要求を、記憶制御装置６
では命令プロセッサ３および命令プロセッサ４の主記憶
参照要求を処理する。５および６では主記憶参照要求の
アドレスにより、主記憶装置７あるいは主記憶装置８に
主記憶参照要求を送出する。７および８には、それぞれ
が全ての命令プロセッサ（１〜４）に対して直接主記憶
読出しデータを転送するデータパス３１〜３８を有して
いる。どの命令プロセッサからどの主記憶装置に対する
主記憶参照要求であっても同じ時間で処理することがで
き、記憶制御装置が複数になった場合に発生するオーバ
ヘッドを削減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の命令プロセッサ
を有するマルチプロセッサシステムに関し、特に、主記
憶制御装置を複数有する構成において、複数の命令プロ
セッサからのメモリ参照要求を効率的に行うマルチプロ
セッサシステムに関する。

【０００２】

【従来の技術】従来から、命令プロセッサ（以下、ＩＰ
という）内に高速アクセスが可能な記憶装置（キャッシ
ュまたはバッファ記憶装置と呼ばれるもので、この明細
書では、以下ＢＳという）を設けて主記憶装置に格納さ
れているデータの一部の写しを保持させておき、ＩＰか
ら主記憶参照要求があった場合、先ず、ＢＳ内に写しが
あるかどうかを検索し、もしＢＳ内に所望のデータがあ
れば、そこから所望のデータを読みだしてＩＰに送るよ
うにして処理の高速化を図った情報処理システムは広く
知られている。この場合、ＩＰによる主記憶参照要求は
可能な限りＢＳ内で処理するが、ＢＳに所望のデータが
存在しない場合等、ＢＳで処理ができない主記憶参照要
求が発生した場合には、ＩＰから記憶制御装置（以下、
ＳＣという）に主記憶参照要求が発行される。ＳＣはＩ
Ｐからの該主記憶参照要求を処理するために、主記憶装
置（以下、ＭＳという）に主記憶参照要求を発行する。
ＭＳはＳＣから送られてきた主記憶参照要求を受け、Ｍ
Ｓ内において主記憶の参照を行う。

【０００３】１つの主記憶装置を複数のＩＰが共有する
形式のマルチプロセッサシステムにおいては、ＳＣに複
数のＩＰを接続する必要がある。しかしながら、最大Ｎ
台のＩＰを搭載可能なマルチプロセッサシステムにおい
て、Ｎ台のＩＰ全てを１台のＳＣに接続する構成とする
と、ＳＣに接続される信号線の数が増大し、また、ＩＰ
台数が少なくてもよいモデルに対してもＩＰを最大接続
した構成と同様なＳＣのハードウエア量を必要とした
り、あるいは最大接続した構成のときにはＳＣのスルー
プットが低下してしまう等の問題が生じる。そこで、Ｉ
Ｐを所定の数だけ接続できるＳＣを用い、接続したいＩ
Ｐ台数の増加にしたがいＳＣの台数を増加させる方式が
広く採用されている。これは、例えば、最大８台のＩＰ
を搭載可能なシステムにおいて、１台のＳＣには最大４
台のＩＰを接続し、５台以上のＩＰを搭載する際にはＳ
Ｃを２台とする、といった方式である。このように、接
続するＩＰの台数に応じてＳＣの台数を可変にすること
により前述の問題点を解決することができる。

【０００４】この方式を用いた従来のマルチプロセッサ
システムについて、図４を用いて説明する。図４は、最
大４台のプロセッサを搭載可能な従来のマルチプロセッ
サシステムのブロック図である。ＳＣ１台には最大２台
のＩＰが接続され、ＳＣ２台でＩＰ４台のマルチプロセ
ッサシステムを構成する。すなわち、命令プロセッサ０
（以下、ＩＰ０という）１、命令プロセッサ１（以下、
ＩＰ１という）２、命令プロセッサ２（以下、ＩＰ２と
いう）３、および命令プロセッサ３（以下、ＩＰ３とい
う）４の４台のＩＰ、これらＩＰからの主記憶参照要求
を処理する記憶制御装置０（以下、ＳＣ０という）５お
よび記憶制御装置１（以下、ＳＣ１という）６の２台の
ＳＣ、および該ＳＣからアクセスされる主記憶装置０
（以下、ＭＳ０という）７、主記憶装置１（以下、ＭＳ
１という）８から構成される。

【０００５】ここで、ＩＰ０から主記憶読出し要求が発
行された場合について説明する。ＩＰ０からの主記憶読
出し要求は、信号線１０を介してＳＣ０に送出される。
この要求が主記憶装置０（ＭＳ０）７に対する要求であ
った場合は、ＳＣ０は信号線５１を介してＭＳ０に主記
憶読出し要求を送出する。ＭＳ０では主記憶のデータを
読出し、信号線２１を介して読出しデータをＳＣ０に送
出する。ＳＣ０は、この読出しデータを信号線６１を０
介してＩＰ０に転送し、主記憶読出し要求に対する処理
を終了する。ＩＰ０からの主記憶読出し要求がＭＳ１に
対するものであった場合は、ＳＣ０は信号線４０を介し
て記憶制御装置１（以下、ＳＣ１という）６に対して主
記憶読出し要求を送出する。ＳＣ１は信号線５２を介し
て主記憶装置１（ＭＳ１）８に対して主記憶読出し要求
を送出し、ＭＳ１は主記憶の読出しデータを信号線２２
を用いてＳＣ１に転送する。この読出しデータは信号線
４３を介してＳＣ０に送出され、さらに信号線６１を介
してＩＰ０に転送される。

【０００６】

【発明が解決しようとする課題】以上に示したように、
ＩＰ０からの主記憶読出し要求がＭＳ１に対するもので
あった場合は、ＭＳ０に対するものであった場合に比べ
て、ＳＣ０からＳＣ１に主記憶参照要求が転送される時
間、および、ＳＣ１からＳＣ０に読出しデータが転送さ
れる時間だけ余計にオーバヘッドが生じ、主記憶読出し
要求の処理に余計に時間がかかってしまう。ＳＣの台数
が１台の場合、例えばＩＰ０、ＩＰ１、ＳＣ０およびＭ
Ｓ０からなるＩＰ台数が２台のマルチプロセッサ構成で
は、全ての主記憶読出し要求はＭＳ０に対するものとな
るため、上記のようなオーバヘッドは生じない。すなわ
ち、上記のようなオーバヘッドは、ＳＣの台数が複数台
になったときのみ生じるものである。本発明の目的は、
上記のＳＣ台数が複数になったときに主記憶参照要求の
処理に関して生じるオーバヘッドを削減することにあ
る。ＳＣ台数が複数になったときの主記憶参照要求の応
答を高速化したものとしては、例えば特開平０４−１８
１４５２号公報に、ＳＣ間の問い合わせ要求に対する応
答の待ち時間を短縮したシステムが示されているが、こ
の公報に開示されているシステムは上記のオーバヘッド
を削減するものではない。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数のＩＰと、該複数のＩＰからの主記
憶参照要求を処理する複数のＳＣと、主記憶を構成する
ＲＡＭおよび該ＲＡＭの制御を行う制御装置からなる複
数のＭＳを具備するマルチプロセッサシステムにおい
て、複数のＭＳのそれぞれから複数のＩＰ全てに対し、
主記憶読出しデータを転送するためのデータ線を接続す
ることを特徴とする。さらに、本発明は、複数のＩＰか
らの主記憶参照要求および該主記憶参照要求に付随する
主記憶アドレス等の情報を転送する信号線は、複数のＩ
Ｐの各々から、複数のＳＣのいずれか１台にのみ接続さ
れ、該複数のＳＣから複数のＭＳへの主記憶参照要求お
よび該主記憶参照要求に付随する主記憶アドレス等の情
報を転送する信号線は、複数のＳＣの各々から、上記複
数のＭＳ全てに対して接続することを特徴とする。

【０００８】

【作用】本発明では、複数のＭＳから全てのＩＰに主記
憶読出しデータを転送するデータを直接接続することに
より、主記憶読出しデータのＳＣ間の転送時間を削減す
ることができる。さらに、１台のＩＰからの主記憶参照
要求および該主記憶参照要求に付随する主記憶アドレス
等の情報を転送する信号線は、各ＩＰから複数のＳＣの
うちの１台にのみ接続され、ＳＣからＭＳへの主記憶参
照要求および該主記憶参照要求に付随する主記憶アドレ
ス等の情報を転送する信号線は、複数のＳＣから全ての
ＭＳに接続することにより、主記憶参照要求のＳＣ間の
転送時間を削減することができる。

【０００９】

【実施例】以下、本発明の実施例について図面により説
明する。図１は本発明の第１実施例であるマルチプロセ
ッサシステムの概略ブロック図である。本システムは、
命令プロセッサ０（ＩＰ０）１ないし命令プロセッサ３
（ＩＰ３）４の４台のＩＰ、これらＩＰからの主記憶参
照要求を処理する記憶制御装置０（ＳＣ０）５および記
憶制御装置１（ＳＣ１）６の２台のＳＣ、および該ＳＣ
からアクセスされる主記憶装置０（ＭＳ０）７、主記憶
装置１（ＭＳ１）８から構成される。

【００１０】図１に示すように、本実施例のマルチプロ
セッサシステムにおいては、命令プロセッサ０（ＩＰ
０）１および命令プロセッサ１（ＩＰ１）２は、それぞ
れ主記憶参照要求を送る信号線１０、１１によって第１
の記憶制御装置０（ＳＣ０）５に接続され、命令プロセ
ッサ２（ＩＰ２）３および命令プロセッサ３（ＩＰ３）
４は、それぞれ主記憶参照要求を送る信号線１２、１３
によって第２の記憶制御装置１（ＳＣ１）６に接続され
ている。また、記憶制御装置０（ＳＣ０）５および記憶
制御装置１（ＳＣ１）６は、それぞれ主記憶装置０（Ｍ
Ｓ０）７および主記憶装置１（ＭＳ１）８の両方に信号
線２１〜２４によって接続されている。さらに、主記憶
装置０（ＭＳ０）７および主記憶装置１（ＭＳ１）８は
全ての命令プロセッサ０（ＩＰ０）１ないし命令プロセ
ッサ３（ＩＰ３）４に接続され、どの主記憶装置から読
みだされたデータも全てのプロセッサに送出できるよう
に構成されている。

【００１１】次に、主記憶読出しの動作を、ＩＰ０から
の主記憶読出し要求があった場合をを例にとって説明す
る。ＩＰ０からの主記憶読出し要求は、信号線１０を介
してＳＣ０に送出される。この主記憶読出し要求がＭＳ
０に対するものであった場合は、主記憶読出し要求はＳ
Ｃ０から信号線２１を介してＭＳ０に送出される。ＭＳ
０では主記憶装置のデータを読出し、その読出しデータ
を信号線３１を介してＩＰ０に転送する。ＩＰ０からの
主記憶読出し要求がＭＳ１に対するものであった場合
は、ＳＣ０から信号線２３によってＭＳ１に主記憶読出
し要求が送出される。ＭＳ１では主記憶装置のデータを
読出し、その読出しデータを信号線３５を介してＩＰ０
に転送する。このように、全ての主記憶装置と全ての命
令プロセッサを直接信号線で接続することにより、主記
憶読出しデータのＳＣ間の転送時間を不要にできる。

【００１２】次に、上記の第１実施例を拡張した第２の
実施例を説明する。ここで説明する第２実施例は、上記
の第１実施例のマルチプロセッサ構成を部分的に具備し
ているマルチプロセッサシステムである。第１の例は、
第１実施例のマルチプロセッサを複数個並列に設けた構
成を有し、それら複数個のマルチプロセッサ間を付加的
な信号線で接続したものである。例えば、複数個のマル
チプロセッサ間でマルチプロセッサを構成する特定のＳ
Ｃ間、または、複数個のマルチプロセッサ間で一方のマ
ルチプロセッサを構成する特定の主記憶装置と他方のマ
ルチプロセッサを構成する特定の命令プロセッサ間を付
加的な信号線で接続したものなどが考えられる。第２の
例は、第１実施例のマルチプロセッサ構成に特定の付加
的な信号線を設けたものである。このような構成にする
と、付加的な信号線（ＳＣ間の信号線など）による転送
オーバヘッドが生じる場合もあるが、少なくとも第１の
実施例の構成部分だけを使用する処理では、上記第１の
実施例と同様の作用効果を有することは明らかである。

【００１３】次に、図２および図３を用いて、図１にお
けるＳＣとＭＳの内部の動作について詳細に説明する。
なお、図示はしていないが、本実施例においては、ＩＰ
内のＢＳ（バッファ記憶装置）の登録単位であるブロッ
クの大きさは１２８バイトと仮定し、またＢＳのストア
方式はストアスルー方式と仮定する。図２は、図１にお
けるＳＣ０の詳細を示すブロック図である。図２におい
て、７０、７１は、それぞれＩＰ０、ＩＰ１からの主記
憶参照要求のアドレスを格納する主記憶参照要求アドレ
スキュー（待ち行列）であり、また７２、７３は、それ
ぞれＩＰ０、ＩＰ１からのストアデータを格納する主記
憶書き込みデータキューである。７４および７５はセレ
クタ、７６はプライオリティ制御部である。

【００１４】ＩＰ０あるいはＩＰ１からの主記憶参照要
求のアドレスは、主記憶参照要求アドレスキュー７０あ
るいは７１に格納された後、セレクタ７４に入力され
る。セレクタ７４は、プライオリティ制御部７６が出力
するプライオリティセレクト信号８０にしたがって主記
憶参照要求アドレスキュー７０あるいは７１のうちの一
方を選択する。セレクタ７４によって選択された主記憶
参照要求アドレスは、そのアドレスの内容により、該当
アドレスがＭＳ０、ＭＳ１のいずれに存在するかが判断
され、その結果にしたがい信号線２１１あるいは２３１
によってＭＳ０あるいはＭＳ１に送出される。主記憶参
照要求が主記憶書き込み要求であった場合は、ＩＰ０あ
るいはＩＰ１からの主記憶書き込みデータは主記憶書き
込みデータキュー７２あるいは７３に格納される。この
書き込みデータは、主記憶参照要求アドレスと同様、プ
ライオリティ制御部７６が出力するプライオリティセレ
クト信号８０にしたがってセレクタ７５によって選択さ
れ、ＭＳ０あるいはＭＳ１に送出される。図１のＳＣ１
については詳細なブロック図を図示していないが、内部
の構成および動作はＳＣ０と同様である。

【００１５】図３は、図１におけるＭＳ０の詳細を示す
ブロック図である。図３に示されているように、ＭＳ０
は、アドレス部２００、書き込みデータ部２０１、読出
しデータ部２０２、およびＭＳ−ＲＡＭ１０５から構成
される。ＭＳ−ＲＡＭ１０５は、例えば、８バイト×３
２バンク構成であり、アドレス部２００内のアドレスレ
ジスタ９０および書き込みデータ部内の書き込みデータ
レジスタ９１は、それぞれ各バンク対応に３２個ずつ設
けられている。アドレス部２００内の主記憶参照要求ア
ドレスキュー８０および８１は、それぞれＳＣ０、ＳＣ
１からの主記憶参照要求のアドレスを格納するキューで
ある。主記憶参照要求アドレスキュー８０あるいは８１
に格納されたアドレスは、プライオリティ制御部（図示
せず）からのプライオリティセレクト信号によってセレ
クタ１００で一方が選択され、対応するバンクのアドレ
スレジスタ９０に格納される。

【００１６】書き込みデータ部２０１内の主記憶書き込
みデータキュー８２および８３は、それぞれＳＣ０、Ｓ
Ｃ１からの主記憶書き込み要求の書き込みデータを格納
するキューである。主記憶書き込みデータキュー８２あ
るいは８３に格納された書き込みデータは、セレクタ１
０１、セレクタ１０２を経てＥＣＣ（誤り訂正符号）生
成回路１０３に入力される。ＥＣＣ生成回路１０３で
は、書き込みデータに対してＥＣＣを付加し、対応する
バンクのデータレジスタ９１に転送する。読出しデータ
部２０２は、ＭＳ−ＲＡＭ１０５から読出したデータを
各ＩＰに送出する部分であり、各バンクごとのデータ読
出しレジスタ９２、それらの中からＩＰに送出するデー
タを選択するセレクタ１０６、ＥＣＣによる誤り訂正を
行うＥＣＣ訂正回路１０７、およびＩＰに送出するデー
タを一旦保持するデータレジスタ９５から構成される。

【００１７】ここで、ＳＣ０における主記憶参照要求の
処理動作について説明する。前述のように、ＳＣ０に送
出された主記憶参照要求のアドレスは、主記憶参照要求
アドレスキュー８０あるいは８１に格納され、セレクタ
１００を経由して対応するバンクのアドレスレジスタ９
０に格納される。主記憶参照要求が主記憶読出し要求で
あった場合は、ＢＳの１ブロック分１２８バイトのデー
タを読出すため、対応する１６個のバンク（８バイト×
１６バンク＝１２８バイト）のアドレスレジスタにアド
レスが転送される。これらのアドレスによってＭＳ−Ｒ
ＡＭ１０５をアクセスする。ＭＳ−ＲＡＭ１０５から読
出されたデータは、それぞれ読出しデータレジスタ９２
に格納される。ＳＣ０から各ＩＰへの読出しデータ線幅
は１６バイトであるので、ＩＰへのデータ転送は８回に
分けて行う。したがって、読出しデータレジスタ９２に
格納された読出しデータは、毎サイクル１６バイト（２
バンク）ずつセレクタ１０６によって選択され、ＥＣＣ
回路１０７で誤り訂正が行われた後、レジスタ９５を経
由して要求元のＩＰに転送される。

【００１８】主記憶参照要求が主記憶書き込み要求であ
った場合は、書き込みの単位が８バイト（１バンク）な
ので、対応する１つのバンクのアドレスレジスタ９０に
のみアドレスが転送される。この後の処理は、書き込み
要求が全体書き込み（８バイト全てを書き換える）であ
るか、部分書き込み（８バイトのうちの一部分のみ書き
換える）であるかにより動作が異なる。まず全体書き込
みの場合は、主記憶書き込みデータキュー８２あるいは
８３に格納された書き込みデータはセレクタ１０１およ
びセレクタ１０２を経由してＥＣＣ生成回路１０３に入
力され、ＥＣＣが付加された後対応する書き込みデータ
レジスタ９１に格納されてＭＳ−ＲＡＭ１０５に書き込
まれる。

【００１９】部分書き込みの場合は、ＥＣＣを生成する
ために、一度８バイト全体のデータを読出し、実際に書
き込む部分のデータとマージ（連結）した後、ＥＣＣを
付加して再度ＲＡＭに書き込む必要がある。したがっ
て、まずアドレスレジスタ９０に格納されたアドレスに
より、該当バンクのデータが読出され、読出しデータレ
ジスタ９２に格納される。このデータは、セレクタ１０
６、ＥＣＣ回路１０７を経由してレジスタ９４に格納さ
れる。一方、書き込みデータキュー８２あるいは８３に
格納された書き込みデータは、セレクタ１０１を経てレ
ジスタ９３に格納されている。このデータとレジスタ９
４に格納された読出しデータはマージ回路１０４によっ
てマージされ、セレクタ１０２、ＥＣＣ生成回路１０３
を経て対応するバンクの書き込みデータレジスタ９１に
転送されてＭＳ−ＲＡＭ１０５に書き込まれる。以上、
ＳＣ０、ＭＳ０の構成および動作について説明したが、
ＳＣ１、ＭＳ１についてもその構成および動作はＳＣ
０、ＭＳ０と同様である。

【００２０】なお、本実施例ではセレクタ１０６は１個
であったが、１回の主記憶読出し要求で使用するバンク
はバンク０〜バンク１５あるいはバンク１６〜バンク３
１のいずれかであるので、これに対応してセレクタ１０
６を２個に分けることにより、異なるＩＰからの２つの
主記憶読出し要求を並列に処理することが可能となる。
また、本実施例では最大のＩＰ台数を４台としたが、こ
れを５台以上に拡張することが可能なことは当業者なら
ば明らかである。さらに、本発明における記憶制御装置
と主記憶装置の分割は論理的なものであり、物理的なも
のではない。すなわち記憶制御装置と主記憶制御装置が
それぞれ物理的に異なる基板に搭載されたものである必
要はなく、例えば、図２および図３で示した構成におい
て、記憶制御装置と主記憶制御装置のＲＡＭ以外の部分
が全て同一の基板上に構成され、主記憶装置のＲＡＭの
みが異なる基板で構成されるようなシステムも本発明の
技術範囲に含まれることは明らかである。

【００２１】

【発明の効果】本発明では、複数のＭＳから全てのＩＰ
に主記憶読出しデータを転送するデータを直接接続して
いるため、主記憶読出しデータのＳＣ間の転送時間を削
減することができる。さらに、１台のＩＰからの主記憶
参照要求および該主記憶参照要求に付随する主記憶アド
レス等の情報を転送する信号線は、各ＩＰから複数のＳ
Ｃのうちの１台にのみ接続され、ＳＣからＭＳへの主記
憶参照要求および該主記憶参照要求に付随する主記憶ア
ドレス等の情報を転送する信号線は、複数のＳＣから全
てのＭＳに接続することにより、主記憶参照要求のＳＣ
間の転送時間を削減することができる。したがって、本
発明によれば、マルチプロセッサ構成においてＳＣ台数
を複数にした場合に従来存在していたオーバヘッドを削
減することができるため、主記憶参照要求に対する応答
の高速化が可能であり、マルチプロセッサシステムの性
能を向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるマルチプロセッサシス
テムの概略構成図である。

【図２】本発明の一実施例であるマルチプロセッサシス
テムにおける記憶制御装置（ＳＣ）の詳細図である。

【図３】本発明の一実施例であるマルチプロセッサシス
テムにおける主記憶装置（ＭＳ）の詳細図である。

【図４】従来のマルチプロセッサシステムの概略構成図
である。

【符号の説明】

１命令プロセッサ０（ＩＰ０）２命令プロセッサ１（ＩＰ１）３命令プロセッサ２（ＩＰ２）４命令プロセッサ３（ＩＰ３）５記憶制御装置０（ＳＣ０）６記憶制御装置１（ＳＣ１）７主記憶装置０（ＭＳ０）８主記憶装置１（ＭＳ１）７０ＩＰ０の主記憶参照要求アドレスキュー７１ＩＰ１の主記憶参照要求アドレスキュー７２ＩＰ０の主記憶書き込みデータキュー７３ＩＰ１の主記憶書き込みデータキュー７４、７５セレクタ７６プライオリティ制御部８０ＳＣ０の主記憶参照要求アドレスキュー８１ＳＣ１の主記憶参照要求アドレスキュー８２ＳＣ０の主記憶書き込みデータキュー８３ＳＣ１の主記憶書き込みデータキュー９０アドレスレジスタ９１書き込みデータレジスタ９２読出しデータレジスタ９３、９４、９５レジスタ１００、１０１、１０２セレクタ１０３ＥＣＣ生成回路１０４マージ回路１０５ＭＳ−ＲＡＭ１０６セレクタ１０７ＥＣＣ訂正回路

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサと、該複数のプロセッ
サからの主記憶参照要求を受けて、後述する複数の主記
憶装置の一つに該参照要求を送出する複数の記憶制御装
置と、該複数の記憶制御装置からの主記憶参照要求を受
け付けて参照処理を行う複数の主記憶装置とを有するマ
ルチプロセッサシステムにおいて、上記複数の主記憶装置のそれぞれから上記複数のプロセ
ッサ全てに対して主記憶読出しデータを転送するための
データ線を接続することを特徴とするマルチプロセッサ
システム。
【請求項２】複数のプロセッサと、該複数のプロセッ
サからの主記憶参照要求を受けて、後述する複数の主記
憶装置の一つに該参照要求を送出する複数の記憶制御装
置と、該複数の記憶制御装置からの主記憶参照要求を受
けて参照処理を行う複数の主記憶装置とを有するマルチ
プロセッサシステムにおいて、上記複数のプロセッサからの主記憶参照要求および該主
記憶参照要求に付随する主記憶アドレス等の情報を転送
する信号線は、上記複数のプロセッサの各々から、上記
複数の記憶制御装置のいずれか１台にのみ接続され、該
複数の記憶制御装置から上記複数の主記憶装置への主記
憶参照要求および該主記憶参照要求に付随する主記憶ア
ドレス等の情報を転送する信号線は、上記複数の記憶制
御装置の各々から、上記複数の主記憶装置全てに対して
接続することを特徴とするマルチプロセッサシステム。
【請求項３】複数のプロセッサと、該複数のプロセッ
サからの主記憶参照要求を受付け、主記憶装置の一つに
該参照要求を送出する複数の記憶制御装置と、該複数の
記憶制御装置からの主記憶参照要求を受付けて参照処理
を行う複数の主記憶装置とを有するマルチプロセッサシ
ステムにおいて、上記複数の記憶制御装置のうちの１台に対して主記憶参
照要求および該主記憶参照要求に付随する主記憶アドレ
ス等の情報を転送する信号線が接続されている上記プロ
セッサの数と、上記複数の主記憶装置のうちの１台から
主記憶読出しデータを転送するためのデータ線が接続さ
れている上記プロセッサの数が異なることを特徴とする
マルチプロセッサシステム。
【請求項４】複数のプロセッサと、該複数のプロセッ
サからの主記憶参照要求を受けて、後述する複数の主記
憶装置の一つに該参照要求を送出する複数の記憶制御装
置と、該複数の記憶制御装置からの主記憶参照要求を受
付けて参照処理を行う複数の主記憶装置とを有し、上記
複数の主記憶装置のそれぞれから上記複数のプロセッサ
全てに対して主記憶読出しデータを転送するためのデー
タ線を接続されるとともに、上記複数のプロセッサから
の主記憶参照要求および該主記憶参照要求に付随する主
記憶アドレス等の情報を転送する信号線は、上記複数の
プロセッサの各々から、上記複数の記憶制御装置のいず
れか１台にのみ接続され、該複数の記憶制御装置から上
記複数の主記憶装置への主記憶参照要求および該主記憶
参照要求に付随する主記憶アドレス等の情報を転送する
信号線は、上記複数の記憶制御装置の各々から、上記複
数の主記憶装置全てに対して接続することを特徴とする
マルチプロセッサを少なくとも１つ構成要素として含む
ことを特徴とするマルチプロセッサシステム。
【請求項５】請求項１ないし４記載のマルチプロセッ
サシステムにおいて、上記複数の記憶制御装置の各々
は、上記複数のプロセッサからのアドレス情報、書き込
みデータを複数格納できるアドレスキュー、データキュ
ーをプロセッサ対応に備えるとともに、一つのプロセッ
サに対応するアドレスキュー、データキューからの出力
を選択して上記複数の主記憶装置のうちの一つに送出す
るようにしたことを特徴とするマルチプロセッサシステ
ム。
【請求項６】請求項１ないし５記載のマルチプロセッ
サシステムにおいて、上記複数の主記憶装置の各々は、
上記複数の記憶制御装置からのアドレス情報、書き込み
データを複数格納できるアドレスキュー、データキュー
を記憶制御装置対応に備えるとともに、一つの記憶制御
装置に対応するアドレスキュー、データキューからの出
力を選択して上記複数のプロセッサのうちの一つに送出
するようにしたことを特徴とするマルチプロセッサシス
テム。