JPS6327731B2 - - Google Patents
Info
- Publication number
- JPS6327731B2 JPS6327731B2 JP56136483A JP13648381A JPS6327731B2 JP S6327731 B2 JPS6327731 B2 JP S6327731B2 JP 56136483 A JP56136483 A JP 56136483A JP 13648381 A JP13648381 A JP 13648381A JP S6327731 B2 JPS6327731 B2 JP S6327731B2
- Authority
- JP
- Japan
- Prior art keywords
- buffer memory
- pointer
- read
- information
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 64
- 239000000872 buffer Substances 0.000 claims description 48
- 238000000034 method Methods 0.000 claims description 5
- 239000007853 buffer solution Substances 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、複数のバツフアメモリを有するバツ
フアシステムにおけるバツフアメモリの書込み／
読出しアドレスの制御方式に関するものである。
フアシステムにおけるバツフアメモリの書込み／
読出しアドレスの制御方式に関するものである。
交換システムやデータ通信等において、装置間
の転送情報を一時蓄積する場合、複数のバツフア
メモリを用いることがある。第１図に複数のバツ
フア回路を使用した通信システムの構成例を示
す。これは入出力装置（Ｉ／Ｏ）１から中央処理
装置（CPU）３へ情報を、その種別毎にそれぞ
れ一時蓄積するフアーストイン・フアーストアウ
ト（FIFO）構成をとるｎ個のバツフア（キユー）
回路Q1〜Qnを介して転送する場合を示したもの
である。入出力装置１が情報を書込み情報線４に
のせ、同時にキユー指定線５に書込み先キユー情
報をのせることにより、その書込み先キユー情報
をデコードするデコーダ（DEC）７で選択され
たバツフア回路Qiへ書込み情報線４の情報が順
次書込まれる。又、入出力装置１が読出し先キユ
ー情報をキユー指定線６にのせることにより、そ
の読出し先キユー情報をデコードするデコーダ
（DEC）８で選択されたバツフア回路Qiから情報
が読出され、読出し情報線９を通して中央処理装
置３へ転送される。
の転送情報を一時蓄積する場合、複数のバツフア
メモリを用いることがある。第１図に複数のバツ
フア回路を使用した通信システムの構成例を示
す。これは入出力装置（Ｉ／Ｏ）１から中央処理
装置（CPU）３へ情報を、その種別毎にそれぞ
れ一時蓄積するフアーストイン・フアーストアウ
ト（FIFO）構成をとるｎ個のバツフア（キユー）
回路Q1〜Qnを介して転送する場合を示したもの
である。入出力装置１が情報を書込み情報線４に
のせ、同時にキユー指定線５に書込み先キユー情
報をのせることにより、その書込み先キユー情報
をデコードするデコーダ（DEC）７で選択され
たバツフア回路Qiへ書込み情報線４の情報が順
次書込まれる。又、入出力装置１が読出し先キユ
ー情報をキユー指定線６にのせることにより、そ
の読出し先キユー情報をデコードするデコーダ
（DEC）８で選択されたバツフア回路Qiから情報
が読出され、読出し情報線９を通して中央処理装
置３へ転送される。
従来、このような複数のキユーを必要とするバ
ツフアシステムでは、第２図に示すように、情報
を蓄積するキユーメモリ（QM）１０の他に、制
御回路として、QM１０への書込みアドレスを保
持する入力ポインタレジスタ（IP）１１とその
加算回路（＋１）１２、QM１０からの読出しア
ドレスを保持する出力ポインタレジスタ（OP）
１３とその加算回路１４、及びQM１０の空塞状
態をチエツクするための照合回路（MAT）１
５，１６、書込みと読出しの選択を行うセレクタ
（SEL）１７、アンドゲート１８，１９等が各バ
ツフア回路２に具備されていた。
ツフアシステムでは、第２図に示すように、情報
を蓄積するキユーメモリ（QM）１０の他に、制
御回路として、QM１０への書込みアドレスを保
持する入力ポインタレジスタ（IP）１１とその
加算回路（＋１）１２、QM１０からの読出しア
ドレスを保持する出力ポインタレジスタ（OP）
１３とその加算回路１４、及びQM１０の空塞状
態をチエツクするための照合回路（MAT）１
５，１６、書込みと読出しの選択を行うセレクタ
（SEL）１７、アンドゲート１８，１９等が各バ
ツフア回路２に具備されていた。
第２図の動作概要は以下の通りである。QM１
０へ情報を書込む場合、デコーダ７でQ1が選択
され、その時、IP１１の内容を＋１した値（IP
＋１）とOP１３の値（OP）を照合回路１６で比
較し、IP＋１≠OPであれば、QM１０に空があ
るということで、IP＋１がセレクタ１７を通し
てQM１０の書込みアドレスとなり、該QM１０
のIP＋１番地に書込み情報線４の情報が書込ま
れる。その後、IP１１の内容はIP＋１に更新さ
れる。QM１０から情報を読出す場合は、デコー
ダ８でQ1が選択され、その時、照合回路１５で
IP１１の値（IP）とOP１３の値（OP）を比較
し、IP≠OPであればQM１０に情報があるとい
うことで、OP＋１がセレクタ１７を通してQM
１０の読出しアドレスとなり、該QM１０から情
報が読出し情報線９に読出される。その後、OP
１３の内容はOP＋１に更新される。
０へ情報を書込む場合、デコーダ７でQ1が選択
され、その時、IP１１の内容を＋１した値（IP
＋１）とOP１３の値（OP）を照合回路１６で比
較し、IP＋１≠OPであれば、QM１０に空があ
るということで、IP＋１がセレクタ１７を通し
てQM１０の書込みアドレスとなり、該QM１０
のIP＋１番地に書込み情報線４の情報が書込ま
れる。その後、IP１１の内容はIP＋１に更新さ
れる。QM１０から情報を読出す場合は、デコー
ダ８でQ1が選択され、その時、照合回路１５で
IP１１の値（IP）とOP１３の値（OP）を比較
し、IP≠OPであればQM１０に情報があるとい
うことで、OP＋１がセレクタ１７を通してQM
１０の読出しアドレスとなり、該QM１０から情
報が読出し情報線９に読出される。その後、OP
１３の内容はOP＋１に更新される。
このように、複数のキユーを必要とするバツフ
アシステムの場合、従来は各キユー毎に、情報を
蓄積するキユーメモリの他に、入出力ポインタの
更新、照合等を行う制御回路が必要となり、ハー
ドウエア量が増大する欠点があつた。
アシステムの場合、従来は各キユー毎に、情報を
蓄積するキユーメモリの他に、入出力ポインタの
更新、照合等を行う制御回路が必要となり、ハー
ドウエア量が増大する欠点があつた。
本発明は上記従来の欠点を解決するため、複数
のバツフアメモリの書込み、読出し制御を、各バ
ツフアメモリに共通な一つの制御回路を用いて時
分割的に行うようにしたもので、以下、実施例に
ついて詳細に説明する。
のバツフアメモリの書込み、読出し制御を、各バ
ツフアメモリに共通な一つの制御回路を用いて時
分割的に行うようにしたもので、以下、実施例に
ついて詳細に説明する。
第３図は本発明の一実施例の構成図である。図
において、２０は情報を蓄積するバツフアメモリ
で、第２図におけるｎ個分のキユーメモリ
（QM）の容量を有している。即ち、バツフアメ
モリ２０は２（ｍ＋ｋ）ワード×ｌビツトからな
り、そのうちの2kワード×ｌビツトがQM1個分
の容量に相当し、それがｎ＝2n個あるとする。ｌ
ビツトは、蓄積する情報のビツト数を示す。２１
はバツフアメモリ２０のQM内書込みアドレス
（入力ポインタIP）をｎ個分蓄積する制御メモ
リ、２２はバツフアメモリ２０のQM内読出しア
ドレス（出力ポインタOP）を同じくｎ個分蓄積
する制御メモリである。即ち、制御メモリ２１，
２２は2nワード×ｋビツトからなり、その各ワー
ド（2n＝ｎ）がバツフアメモリ２０の各QMと１
対１に対応し、それぞれｋビツトで該当QM内の
書込みあるいは読出しアドレスを指定する。
において、２０は情報を蓄積するバツフアメモリ
で、第２図におけるｎ個分のキユーメモリ
（QM）の容量を有している。即ち、バツフアメ
モリ２０は２（ｍ＋ｋ）ワード×ｌビツトからな
り、そのうちの2kワード×ｌビツトがQM1個分
の容量に相当し、それがｎ＝2n個あるとする。ｌ
ビツトは、蓄積する情報のビツト数を示す。２１
はバツフアメモリ２０のQM内書込みアドレス
（入力ポインタIP）をｎ個分蓄積する制御メモ
リ、２２はバツフアメモリ２０のQM内読出しア
ドレス（出力ポインタOP）を同じくｎ個分蓄積
する制御メモリである。即ち、制御メモリ２１，
２２は2nワード×ｋビツトからなり、その各ワー
ド（2n＝ｎ）がバツフアメモリ２０の各QMと１
対１に対応し、それぞれｋビツトで該当QM内の
書込みあるいは読出しアドレスを指定する。
２３はアンドゲート３２の出力状態により、
QMへ情報を書込む時のキユー指定線５あるいは
QMから情報を読出す時のキユー指定線６のいず
れかを選択するセレクタ（SEL）である。キユー
指定線５，６はバツフアメモリ２０のQMがｎ＝
2n個であるのに対応してｍビツト構成をとるもの
である。２４は制御メモリ２１，２２の該当IP
とOPの値を比較照合する照合回路（MAT）、２
５はIPの値を＋１する加算回路、２６はアンド
ゲート３１の出力状態によりIP＋１あるいはIP
のいずれかを選択するセレクタ（SEL）である。
２７はIP＋１とOPの値を比較照合する照合回路
（MAT）、２８はOPの値を＋１する加算回路、
２９はアンドゲート３２の出力状態によりOP＋
１あるいはOPのいずれかを選択するセレクタ
（SEL）である。同様に、３０はアンドゲート３
２の出力状態によりセレクタ２６あるいは２９の
いずれかの出力を選択するセレクタ（SEL）であ
る。これらの回路、即ち、照合回路２４，２７、
加算回路２５，２８、セレクタ２３，２６，２
９，３０及びアンドゲート３１，３２はバツフア
メモリ２０の各QMに共通の制御回路を構成して
いる。なお、３３は書込み要求線、３４は読出し
要求線である。
QMへ情報を書込む時のキユー指定線５あるいは
QMから情報を読出す時のキユー指定線６のいず
れかを選択するセレクタ（SEL）である。キユー
指定線５，６はバツフアメモリ２０のQMがｎ＝
2n個であるのに対応してｍビツト構成をとるもの
である。２４は制御メモリ２１，２２の該当IP
とOPの値を比較照合する照合回路（MAT）、２
５はIPの値を＋１する加算回路、２６はアンド
ゲート３１の出力状態によりIP＋１あるいはIP
のいずれかを選択するセレクタ（SEL）である。
２７はIP＋１とOPの値を比較照合する照合回路
（MAT）、２８はOPの値を＋１する加算回路、
２９はアンドゲート３２の出力状態によりOP＋
１あるいはOPのいずれかを選択するセレクタ
（SEL）である。同様に、３０はアンドゲート３
２の出力状態によりセレクタ２６あるいは２９の
いずれかの出力を選択するセレクタ（SEL）であ
る。これらの回路、即ち、照合回路２４，２７、
加算回路２５，２８、セレクタ２３，２６，２
９，３０及びアンドゲート３１，３２はバツフア
メモリ２０の各QMに共通の制御回路を構成して
いる。なお、３３は書込み要求線、３４は読出し
要求線である。
第３図の動作は次の通りである。はじめQMへ
情報を書込む場合の動作を説明する。この場合、
書込み情報線４に書込み情報（ｌビツト）が、キ
ユー指定線５に書込み先キユー情報（ｍビツト）
がそれぞれ与えられと同時に、書込み要求線３３
が“１”、読出し要求線３４は“０”となる。従
つて、アンドゲート３１の出力は“１”、アンド
ゲート３２の出力は“０”状態をとる。アンドゲ
ート３２の出力が“０”ということで、セレクタ
２３はキユー指定線５を選択し、その書込み先キ
ユー情報がバツフアメモリ２０と制御メモリ２
１，２２に与えられる。この書込み先キユー情報
により、バツフアメモリ２０中の書込み先QMが
指定される。一方、制御メモリ２１，２２から
は、このバツフアメモリ２０中の該当QMに対応
するワードの入力ポインタIP（ｋビツト）、出力
ポインタOP（ｋビツト）が読出される。そのうち
制御メモリ２１から読出されたIPは加算回路２
５で＋１され、この時、アンドゲート３１の出力
が“１”ということで、セレクタ２６は該IP＋
１を選択する。照合回路２７はIP＋１とOPの値
を比較し、IP＋１≠OPであれば、バツフアメモ
リ２０中の該当QMに空があるということで、セ
レクタ２６の出力、即ち、IP＋１を有効とする。
このIP＋１がセレクタ３０を通つてバツフアメ
モリ２０に与えられ、該当QM内のIP＋１番地に
書込み情報線４の情報が書込まれる。これと並行
して、IP＋１の値が制御メモリ２１の該当QMに
対応するワードに格納される。又、アンドゲート
３２の出力が“０”ということで、セレクタ２９
は制御メモリ２２から読出されたOPをそのまゝ
選択する。その結果、制御メモリ２２の該当QM
に対応するワードには、OPがそのまゝ再格納さ
れる。
情報を書込む場合の動作を説明する。この場合、
書込み情報線４に書込み情報（ｌビツト）が、キ
ユー指定線５に書込み先キユー情報（ｍビツト）
がそれぞれ与えられと同時に、書込み要求線３３
が“１”、読出し要求線３４は“０”となる。従
つて、アンドゲート３１の出力は“１”、アンド
ゲート３２の出力は“０”状態をとる。アンドゲ
ート３２の出力が“０”ということで、セレクタ
２３はキユー指定線５を選択し、その書込み先キ
ユー情報がバツフアメモリ２０と制御メモリ２
１，２２に与えられる。この書込み先キユー情報
により、バツフアメモリ２０中の書込み先QMが
指定される。一方、制御メモリ２１，２２から
は、このバツフアメモリ２０中の該当QMに対応
するワードの入力ポインタIP（ｋビツト）、出力
ポインタOP（ｋビツト）が読出される。そのうち
制御メモリ２１から読出されたIPは加算回路２
５で＋１され、この時、アンドゲート３１の出力
が“１”ということで、セレクタ２６は該IP＋
１を選択する。照合回路２７はIP＋１とOPの値
を比較し、IP＋１≠OPであれば、バツフアメモ
リ２０中の該当QMに空があるということで、セ
レクタ２６の出力、即ち、IP＋１を有効とする。
このIP＋１がセレクタ３０を通つてバツフアメ
モリ２０に与えられ、該当QM内のIP＋１番地に
書込み情報線４の情報が書込まれる。これと並行
して、IP＋１の値が制御メモリ２１の該当QMに
対応するワードに格納される。又、アンドゲート
３２の出力が“０”ということで、セレクタ２９
は制御メモリ２２から読出されたOPをそのまゝ
選択する。その結果、制御メモリ２２の該当QM
に対応するワードには、OPがそのまゝ再格納さ
れる。
次にQMから情報を読出す場合の動作を説明す
る。この場合、キユー指定線６に読出し先キユー
情報（ｍビツト）が与えられると同時に、読出し
要求線３４が“１”、書込み要求線３３は“０”
となる。従つて、書込み動作時とは逆に、アンド
ゲート３１の出力は“０”、アンドゲート３２の
出力は“１”状態をとる。アンドゲート３２の出
力が“１”ということで、セレクタ２３はキユー
指定線６を選択し、その読出し先キユー情報がバ
ツフアメモリ２０と制御メモリ２１，２２に与え
られる。この読出し先キユー情報により、バツフ
アメモリ２０の読出し先QMが指定され、又、制
御メモリ２１，２２からは該QMに対応するワー
ドのIP、OPが読出される。そのうち制御メモリ
２２から読出されたOPは加算回路２５で＋１さ
れ、セレクタ２９の入力となる。同時に、照合回
路２４は制御メモリ２１，２２から読出された
IP，OPの値を比較照合し、IP≠OPであれば、バ
ツフアメモリ２０中の該当QMに読出し情報があ
るということで、セレクタ２９の出力を有効とす
る。セレクタ２９は、アンドゲート３２の出力が
“１”のため、加算回路２８の出力、即ち、OP＋
１を選択する。このOP＋１がセレクタ３０を通
つてバツフアメモリ２０に与えられ、該当QM内
のOP＋１番地の情報（ｌビツト）が読出し情報
線９に読出される。これと並行して、OP＋１の
値が制御メモリ２２の該当QM内に対応するワー
ドに格納される。又、アンドゲート３１の出力が
“０”ということで、セレクタ２６側では制御メ
モリ２１から読出されたIPがそのまゝ選択され、
該制御メモリ２１の該当QMに対応するワードに
再格納される。
る。この場合、キユー指定線６に読出し先キユー
情報（ｍビツト）が与えられると同時に、読出し
要求線３４が“１”、書込み要求線３３は“０”
となる。従つて、書込み動作時とは逆に、アンド
ゲート３１の出力は“０”、アンドゲート３２の
出力は“１”状態をとる。アンドゲート３２の出
力が“１”ということで、セレクタ２３はキユー
指定線６を選択し、その読出し先キユー情報がバ
ツフアメモリ２０と制御メモリ２１，２２に与え
られる。この読出し先キユー情報により、バツフ
アメモリ２０の読出し先QMが指定され、又、制
御メモリ２１，２２からは該QMに対応するワー
ドのIP、OPが読出される。そのうち制御メモリ
２２から読出されたOPは加算回路２５で＋１さ
れ、セレクタ２９の入力となる。同時に、照合回
路２４は制御メモリ２１，２２から読出された
IP，OPの値を比較照合し、IP≠OPであれば、バ
ツフアメモリ２０中の該当QMに読出し情報があ
るということで、セレクタ２９の出力を有効とす
る。セレクタ２９は、アンドゲート３２の出力が
“１”のため、加算回路２８の出力、即ち、OP＋
１を選択する。このOP＋１がセレクタ３０を通
つてバツフアメモリ２０に与えられ、該当QM内
のOP＋１番地の情報（ｌビツト）が読出し情報
線９に読出される。これと並行して、OP＋１の
値が制御メモリ２２の該当QM内に対応するワー
ドに格納される。又、アンドゲート３１の出力が
“０”ということで、セレクタ２６側では制御メ
モリ２１から読出されたIPがそのまゝ選択され、
該制御メモリ２１の該当QMに対応するワードに
再格納される。
なお、本実施例では、フアーストイン・フアー
ストアウト（FIFO）のバツフアメモリを例に説
明したが、ラストイン・フアーストアウト
（LIFO）のバツフアメモリの場合にも、ポインタ
の制御とセレクタの条件を変更することにより、
同様の構成で実施できることは勿論である。
ストアウト（FIFO）のバツフアメモリを例に説
明したが、ラストイン・フアーストアウト
（LIFO）のバツフアメモリの場合にも、ポインタ
の制御とセレクタの条件を変更することにより、
同様の構成で実施できることは勿論である。
以上説明したように、本発明によれば、書込み
アドレスIPと読出しアドレスOPを複数バツフア
分共通的に保持するメモリを用いることで、加算
回路、照合回路、及びセレクタ等を複数バツフア
で共通に使用することができ、ポインタ制御回路
のハード量を削減できる利点がある。また、キユ
ーメモリ（QM）も、１つのメモリチツプを分割
して使用することが可能となり、大容量メモリの
使用によつてQMのハード量削減が図れるとゝも
に、１個のキユー当りのコストを低下できる利点
がある。
アドレスIPと読出しアドレスOPを複数バツフア
分共通的に保持するメモリを用いることで、加算
回路、照合回路、及びセレクタ等を複数バツフア
で共通に使用することができ、ポインタ制御回路
のハード量を削減できる利点がある。また、キユ
ーメモリ（QM）も、１つのメモリチツプを分割
して使用することが可能となり、大容量メモリの
使用によつてQMのハード量削減が図れるとゝも
に、１個のキユー当りのコストを低下できる利点
がある。
ハード量は、具体的には例えば４個の256ワー
ド×20ビツトのバツフアメモリを構成する場合、
従来の個別に置いた場合に比べ約50％の削減効果
があり、この削減効果は、バツフアメモリの個数
が増加する程大きい。
ド×20ビツトのバツフアメモリを構成する場合、
従来の個別に置いた場合に比べ約50％の削減効果
があり、この削減効果は、バツフアメモリの個数
が増加する程大きい。
第１図は本発明で対象とする複数のバツフア回
路を使用した通信システムの構成例を示す図、第
２図は従来のバツフアメモリ制御方式を説明する
ための図、第３図は本発明の一実施例を示す図で
ある。 １……入出力装置、２……バツフア回路、３…
…中央処理装置、４……書込み情報線、５，６…
…キユー指定線、９……読出し情報線、２０……
バツフアメモリ、２１……入力ポインタ制御メモ
リ、２２……出力ポインタ制御メモリ、２３，２
６，２９，３０……セレクタ、２４，２７……照
合回路、２５，２８……加算回路、３１，３２…
…アンドゲート、３３……書込み要求線、３４…
…読出し要求線。
路を使用した通信システムの構成例を示す図、第
２図は従来のバツフアメモリ制御方式を説明する
ための図、第３図は本発明の一実施例を示す図で
ある。 １……入出力装置、２……バツフア回路、３…
…中央処理装置、４……書込み情報線、５，６…
…キユー指定線、９……読出し情報線、２０……
バツフアメモリ、２１……入力ポインタ制御メモ
リ、２２……出力ポインタ制御メモリ、２３，２
６，２９，３０……セレクタ、２４，２７……照
合回路、２５，２８……加算回路、３１，３２…
…アンドゲート、３３……書込み要求線、３４…
…読出し要求線。
Claims (1)
- 【特許請求の範囲】 １ 複数のバツフアメモリについて、各々のバツ
フアメモリ毎にデータの書込み、読出しを制御す
るバツフアメモリ制御方式において、 各バツフアメモリに対応してアドレス付けさ
れ、各バツフアメモリの書込み／読出しポインタ
を保持するポインタ保持手段と、 各バツフアメモリに対して共通に、更新回路、
比較回路を１組保持する共通制御手段とを具備
し、 前記共通制御手段は、前記１組の更新回路、比
較回路を時分割を使用して、あるバツフアメモリ
に対して書込みあるいは読出しが指示されると、
前記ポインタ保持手段の該当アドレスより当該バ
ツフアメモリの書込みポインタ、読出しポインタ
を読出して、両ポインタを前記比較回路で比較
し、当該バツフアメモリに対しデータの書込みあ
るいは読出しが可能であると、前記更新回路で書
込みポインタあるいは読出しポインタを更新し
て、当該バツフアメモリに対してデータの書込み
あるいは読出しを行うと共に、該更新済みの書込
みポインタあるいは読出しポインタを前記ポイン
タ保持手段の当該バツフアメモリに対応するアド
レスに再格納することを特徴とするバツフアメモ
リ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136483A JPS5837740A (ja) | 1981-08-31 | 1981-08-31 | バツフアメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136483A JPS5837740A (ja) | 1981-08-31 | 1981-08-31 | バツフアメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5837740A JPS5837740A (ja) | 1983-03-05 |
| JPS6327731B2 true JPS6327731B2 (ja) | 1988-06-06 |
Family
ID=15176192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136483A Granted JPS5837740A (ja) | 1981-08-31 | 1981-08-31 | バツフアメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837740A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60156159A (ja) * | 1984-01-25 | 1985-08-16 | Hitachi Ltd | 磁気バブルメモリ装置 |
| JPH01315822A (ja) * | 1988-06-15 | 1989-12-20 | Nec Corp | ランダムアクセスｆｉｆｏメモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5166742A (ja) * | 1974-12-06 | 1976-06-09 | Hitachi Ltd | Deetabatsufuaseigyosochi |
| JPS5585158A (en) * | 1978-12-21 | 1980-06-26 | Nec Corp | Constitution for buffer memory of data exchanger |
-
1981
- 1981-08-31 JP JP56136483A patent/JPS5837740A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5166742A (ja) * | 1974-12-06 | 1976-06-09 | Hitachi Ltd | Deetabatsufuaseigyosochi |
| JPS5585158A (en) * | 1978-12-21 | 1980-06-26 | Nec Corp | Constitution for buffer memory of data exchanger |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5837740A (ja) | 1983-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3938097A (en) | Memory and buffer arrangement for digital computers | |
| US4298932A (en) | Serial storage subsystem for a data processor | |
| US5587953A (en) | First-in-first-out buffer memory | |
| WO1999022302B1 (en) | Buffering data that flows between buses operating at different frequencies | |
| US9436432B2 (en) | First-in first-out (FIFO) memory with multi-port functionality | |
| US6295534B1 (en) | Apparatus for maintaining an ordered list | |
| US7114054B2 (en) | Systems and methods for increasing transaction entries in a hardware queue | |
| EP0367995A2 (en) | Vector data transfer controller | |
| EP0057096B1 (en) | Information processing unit | |
| JPS6327731B2 (ja) | ||
| US6795874B2 (en) | Direct memory accessing | |
| US6772247B2 (en) | Circuit for merging and aligning prepend data and payload data | |
| US7167942B1 (en) | Dynamic random access memory controller | |
| JPS616746A (ja) | 部分書込み制御方式 | |
| JPH06301600A (ja) | 記憶装置 | |
| JPS58203696A (ja) | メモリ回路 | |
| JP2002050172A (ja) | Ｆｉｆｏ制御回路 | |
| JPS6054056A (ja) | ビットデ−タ書込メモリインタ−フェ−ス回路 | |
| JPH0748309B2 (ja) | 記号列照合メモリおよびそのカスケード接続方式 | |
| JP3074897B2 (ja) | メモリ回路 | |
| JPS62110697A (ja) | アドレス制御方式 | |
| JP2604604B2 (ja) | スタック制御装置 | |
| JPH0326413B2 (ja) | ||
| JPS6019810B2 (ja) | バッファメモリ制御方式 | |
| JPH01106138A (ja) | 連想記憶装置 |