JPS63299458A - メモリアクセス回路 - Google Patents
メモリアクセス回路Info
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- JPS63299458A JPS63299458A JP13164887A JP13164887A JPS63299458A JP S63299458 A JPS63299458 A JP S63299458A JP 13164887 A JP13164887 A JP 13164887A JP 13164887 A JP13164887 A JP 13164887A JP S63299458 A JPS63299458 A JP S63299458A
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- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 18
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、入力される多ビットのイメージデータをラ
ンダムアクセスメモリにシフトしながら書き込みを行う
メモリアクセス回路に関するものである。
ンダムアクセスメモリにシフトしながら書き込みを行う
メモリアクセス回路に関するものである。
（従来の技術）
従来、ホストコンピュータ等から送出されるコードデー
タ等の文章情報を内部のランダムアクセスメモリ（ＲＡ
Ｍ）上にビットイメージとして展開し、展開されたビッ
トイメージをドツトイメージとして出力する方式のレー
ザビームプリンタ等の文章出力装置が製品化されている
。
タ等の文章情報を内部のランダムアクセスメモリ（ＲＡ
Ｍ）上にビットイメージとして展開し、展開されたビッ
トイメージをドツトイメージとして出力する方式のレー
ザビームプリンタ等の文章出力装置が製品化されている
。
特にこの種の装置においては、ＲＡＭへ書き込まれるビ
ットイメージは、文章出力装置の印字位置（例えば印字
開始位置等のオフセット量）が任意に設定されるため、
ＲＡＭ上にビットシフトされながら展開される。
ットイメージは、文章出力装置の印字位置（例えば印字
開始位置等のオフセット量）が任意に設定されるため、
ＲＡＭ上にビットシフトされながら展開される。
第５図は従来のイメージデータ展間動作を説明する模式
図であり、４１は例えば８ビツトで構成される１バイト
データで、図示しないホストから出力される。４２．４
３は書込みデータで、書き込みデータ４２は１バイトデ
ータ４１を５ビツトシフトしてアドレスｎ番地から展開
した状態を示し、データビットＤ７〜Ｄ５にシフトされ
た分「０」が書き込まれる。書込みデータ４３は１バイ
トデータ４１のシフトにより生じた１バイトデータ４１
のデータビットＤ４〜ＤＯをアドレスｎ＋１番地から展
開した状態に対応している。
図であり、４１は例えば８ビツトで構成される１バイト
データで、図示しないホストから出力される。４２．４
３は書込みデータで、書き込みデータ４２は１バイトデ
ータ４１を５ビツトシフトしてアドレスｎ番地から展開
した状態を示し、データビットＤ７〜Ｄ５にシフトされ
た分「０」が書き込まれる。書込みデータ４３は１バイ
トデータ４１のシフトにより生じた１バイトデータ４１
のデータビットＤ４〜ＤＯをアドレスｎ＋１番地から展
開した状態に対応している。
例えば１バイトデータ４１が人力されると、入力される
ビットシフト量に基づいて２バイトのエリアに分割され
て展開される。すなわち、アドレスｎ番地には１バイト
データ４１のビットデータＤ７〜Ｄ５がシフトされた書
込みデータ４２（内容ｒｏ、０，０，０．Ｏ，Ｄ７．Ｄ
６．Ｄ５Ｊ ）が書き込まれ、アドレスｎ＋１番地には
１バイトデータ４１のシフトされたビットデータＤ４〜
ＤＯか書込みデータ４３としてＲＡＭ上に展開される。
ビットシフト量に基づいて２バイトのエリアに分割され
て展開される。すなわち、アドレスｎ番地には１バイト
データ４１のビットデータＤ７〜Ｄ５がシフトされた書
込みデータ４２（内容ｒｏ、０，０，０．Ｏ，Ｄ７．Ｄ
６．Ｄ５Ｊ ）が書き込まれ、アドレスｎ＋１番地には
１バイトデータ４１のシフトされたビットデータＤ４〜
ＤＯか書込みデータ４３としてＲＡＭ上に展開される。
このように、１バイトデータ４１がシフト処理により分
割されると、１バイトデータ４１の書き込み以前にＲＡ
Ｍのアドレスｎ番地に格納されていたデータが「０」に
書き換えられるため、必要なＲＡＭ上のデータが消失し
てしまう、このデータ消失を防ぐためにＣＰＵがＲＡＭ
上の該当アドレスを読み出し、１バイトデータ４１を書
き込むように演算制御すると、処理速度が大幅に低下し
てしまう問題点があった。
割されると、１バイトデータ４１の書き込み以前にＲＡ
Ｍのアドレスｎ番地に格納されていたデータが「０」に
書き換えられるため、必要なＲＡＭ上のデータが消失し
てしまう、このデータ消失を防ぐためにＣＰＵがＲＡＭ
上の該当アドレスを読み出し、１バイトデータ４１を書
き込むように演算制御すると、処理速度が大幅に低下し
てしまう問題点があった。
この発明は、上記の問題点を解消するためになされたも
ので、人力データをＲＡＭ上に書き込む際に、既に書か
れているデータを人力データ取り込みタイミングでラッ
チして人力データと重畳してメモリ展開することにより
、入力されるデータの該当ビットに影響のないデータビ
ットのデータ消失を防止して、影響のある該当ビットに
対してのみ入力データをシフト展開できるメモリアクセ
ス回路を得ることを目的とする。
ので、人力データをＲＡＭ上に書き込む際に、既に書か
れているデータを人力データ取り込みタイミングでラッ
チして人力データと重畳してメモリ展開することにより
、入力されるデータの該当ビットに影響のないデータビ
ットのデータ消失を防止して、影響のある該当ビットに
対してのみ入力データをシフト展開できるメモリアクセ
ス回路を得ることを目的とする。
Ｃ問題点を解決するための手段〕
この発明に係るメモリアクセス回路は、メモリのｎ番地
に書き込まれる入力データのシフト量を指示する指示手
段と、この指示手段から指示されるシフト量に対応して
人力データを所定ビットシフトする第１データシフト手
段と、指示手段により指示されたシフト量に応じて所定
ビットに雫をシフトする第２データシフト手段と、この
第２データシフト手段によりシフトされたシフトデータ
とメモリのｎ番地に既に書き込まれた書き込みデータと
の論理積演算を実行する論理積演算手段と、第１データ
シフト手段によりシフトアウトされたシフトアウトデー
タを保持する保持手段と、この保持手段に保持されるシ
フトアウトデータと第１データシフト手段によりシフト
されたシフトデータとの論理和演算を実行する第１論理
和演算手段と、この第１論理和演算手段により演算され
た論理和シフトデータと論理積演算手段により演算され
た論理和データとの論理和演算を実行する第２論理和演
算手段とからなるものである。
に書き込まれる入力データのシフト量を指示する指示手
段と、この指示手段から指示されるシフト量に対応して
人力データを所定ビットシフトする第１データシフト手
段と、指示手段により指示されたシフト量に応じて所定
ビットに雫をシフトする第２データシフト手段と、この
第２データシフト手段によりシフトされたシフトデータ
とメモリのｎ番地に既に書き込まれた書き込みデータと
の論理積演算を実行する論理積演算手段と、第１データ
シフト手段によりシフトアウトされたシフトアウトデー
タを保持する保持手段と、この保持手段に保持されるシ
フトアウトデータと第１データシフト手段によりシフト
されたシフトデータとの論理和演算を実行する第１論理
和演算手段と、この第１論理和演算手段により演算され
た論理和シフトデータと論理積演算手段により演算され
た論理和データとの論理和演算を実行する第２論理和演
算手段とからなるものである。
（作用）
この発明においては、指示手段から指示されるシフト量
に対応して第１データシフト手段が入力データを所定ビ
ットシフトし、指示手段により指示されたシフト量に応
じて第２データシフト手段が所定ビットに零をシフトし
、論理積演算手段が第２データシフト手段によりシフト
されたシフトデータとメモリのｎ番地に既に書き込まれ
た書゛き込みデータとの論理積演算を実行し、第１論理
和演算手段が保持手段に保持されるシフトアウトデータ
と第１データシフト手段によりシフトされたシフトデー
タとの論理和演算を実行し、演算された論理和シフトデ
ータと論理積演算手段により演算された論理和データと
の論理和演算を第２論理和演算手段が実行する。
に対応して第１データシフト手段が入力データを所定ビ
ットシフトし、指示手段により指示されたシフト量に応
じて第２データシフト手段が所定ビットに零をシフトし
、論理積演算手段が第２データシフト手段によりシフト
されたシフトデータとメモリのｎ番地に既に書き込まれ
た書゛き込みデータとの論理積演算を実行し、第１論理
和演算手段が保持手段に保持されるシフトアウトデータ
と第１データシフト手段によりシフトされたシフトデー
タとの論理和演算を実行し、演算された論理和シフトデ
ータと論理積演算手段により演算された論理和データと
の論理和演算を第２論理和演算手段が実行する。
第１図はこの発明の一実施例を示すメモリアクセス回路
の構成を説明するブロック図であり、１はタイミング発
生回路で、図示しないＣＰＵ （指示手段）から送出さ
れる起動信号２．リード／ライト（Ｒ／Ｗ信号）信号３
により起動され、各デバイスイネーブルを制御する。４
はＲＡＭで、例えばビットイメージデータ、文字等が展
開される。５はメモリリード／ライト信号（リード／ラ
イト信号）で、タイミング発生回路１より出力されＲＡ
Ｍ４に格納されるデータの読み出し書き込みを指示し、
例えばメモリリード／ライト信号５がＨＩＧＨレベルの
状態にあるときは、アドレスバス２１により指示される
アドレスから記憶された展開データが読み出され、メモ
リリート／ライト信号５がＬＯＷレベルの状態において
アドレスバス２１により指示されるアドレスから人力デ
ータの書き込みが美行される。６はＲＡＭバッファで、
ＲＡＭ４に展開された展開データを読出しデータ７とし
て一時バッファリングする。８．２９はラッチ回路で、
ＣＰＵから送出されるデータバス１０のデータとシフト
量指示信号１８により後段のビットシフト回路９（第１
データシフト手段）、ビットシフト回、路３０（第２デ
ータシフト手段）におけるシフト数をラッチする。１１
が例えば８ビツトのラッチ回路（保持手段）で、ビット
シフト回路９でシフトアウトされたシフトデータ１４を
ラッチする。１２はＯＲ回路（第１論理和演算手段）で
、ラッチ回路１１のラッチ出力１３とビットシフト回路
９のシフトデータ１４との論理和をとる。１５はオア出
力で、後段のＯＲ回路３３に出力される。１６は最終ア
クセス信号（ＬＭＣＹ）で、ＣＰＵよりＲＡＭ４への連
続アクセス時の最後のアクセスである場合にハイレベル
となる。１７は終了信号で、ＲＡＭ４のアクセス終了時
にタイミング発生回路１よりＣＰＵに通知される。１９
はアドレスバスで、アドレスカウンタ２０にＣＰＵから
のアドレスが人力される。
の構成を説明するブロック図であり、１はタイミング発
生回路で、図示しないＣＰＵ （指示手段）から送出さ
れる起動信号２．リード／ライト（Ｒ／Ｗ信号）信号３
により起動され、各デバイスイネーブルを制御する。４
はＲＡＭで、例えばビットイメージデータ、文字等が展
開される。５はメモリリード／ライト信号（リード／ラ
イト信号）で、タイミング発生回路１より出力されＲＡ
Ｍ４に格納されるデータの読み出し書き込みを指示し、
例えばメモリリード／ライト信号５がＨＩＧＨレベルの
状態にあるときは、アドレスバス２１により指示される
アドレスから記憶された展開データが読み出され、メモ
リリート／ライト信号５がＬＯＷレベルの状態において
アドレスバス２１により指示されるアドレスから人力デ
ータの書き込みが美行される。６はＲＡＭバッファで、
ＲＡＭ４に展開された展開データを読出しデータ７とし
て一時バッファリングする。８．２９はラッチ回路で、
ＣＰＵから送出されるデータバス１０のデータとシフト
量指示信号１８により後段のビットシフト回路９（第１
データシフト手段）、ビットシフト回、路３０（第２デ
ータシフト手段）におけるシフト数をラッチする。１１
が例えば８ビツトのラッチ回路（保持手段）で、ビット
シフト回路９でシフトアウトされたシフトデータ１４を
ラッチする。１２はＯＲ回路（第１論理和演算手段）で
、ラッチ回路１１のラッチ出力１３とビットシフト回路
９のシフトデータ１４との論理和をとる。１５はオア出
力で、後段のＯＲ回路３３に出力される。１６は最終ア
クセス信号（ＬＭＣＹ）で、ＣＰＵよりＲＡＭ４への連
続アクセス時の最後のアクセスである場合にハイレベル
となる。１７は終了信号で、ＲＡＭ４のアクセス終了時
にタイミング発生回路１よりＣＰＵに通知される。１９
はアドレスバスで、アドレスカウンタ２０にＣＰＵから
のアドレスが人力される。
２２はアドレスロード信号で、アドレスカウンタ２０が
アドレスバス１９からのアドレスをロードする際にタミ
ング発生回路１から出力される。
アドレスバス１９からのアドレスをロードする際にタミ
ング発生回路１から出力される。
２３はインクリメント信号で、このインクリメント信号
２３に基づいてアドレスカウンタ２０のカウント値が「
＋１」インクリメントされる。２４は選択信号で、ビッ
トシフト回路９の出力が第１バイト目のものか第２バイ
ト目のものかを選択する。２５は出力イネーブル信号で
、ＲＡＭバッファ６をイネーブル状態に設定する。２６
はクリア信号で、ラッチ回路１１にラッチされたデータ
をクリアする。２７はラッチ信号で、ラッチ回路１１の
クロックボートに出力され、このラッチ信号２７により
シフトデータ１４をラッチ回路１１がラッチする。２８
はラッチ出力で、ラッチ回路８からビットシフト回路９
に出力される。３１はラッチ回路で、ＲＡＭ４から読み
出された読出しデータ７をラッチする。３２はアンド回
路（論理積演算手段）で、ラッチ回路３１のラッチ出力
（読出しデータ７）３６とビットシフトデータ３５との
論理積をとり、アンド出力３２を後段のＯＲ回路３３（
第２論理和演算手段）に出力する。
２３に基づいてアドレスカウンタ２０のカウント値が「
＋１」インクリメントされる。２４は選択信号で、ビッ
トシフト回路９の出力が第１バイト目のものか第２バイ
ト目のものかを選択する。２５は出力イネーブル信号で
、ＲＡＭバッファ６をイネーブル状態に設定する。２６
はクリア信号で、ラッチ回路１１にラッチされたデータ
をクリアする。２７はラッチ信号で、ラッチ回路１１の
クロックボートに出力され、このラッチ信号２７により
シフトデータ１４をラッチ回路１１がラッチする。２８
はラッチ出力で、ラッチ回路８からビットシフト回路９
に出力される。３１はラッチ回路で、ＲＡＭ４から読み
出された読出しデータ７をラッチする。３２はアンド回
路（論理積演算手段）で、ラッチ回路３１のラッチ出力
（読出しデータ７）３６とビットシフトデータ３５との
論理積をとり、アンド出力３２を後段のＯＲ回路３３（
第２論理和演算手段）に出力する。
３８はオア出力で、ＲＡＭ４に書き込みデータとして出
力される。３９はラッチ信号で、このラッチ信号３９に
基づいてラッチ回路３１がＲＡＭ４から読み出された読
出しデータ７をラッチする。
力される。３９はラッチ信号で、このラッチ信号３９に
基づいてラッチ回路３１がＲＡＭ４から読み出された読
出しデータ７をラッチする。
次に第２図〜第４図を参照しながら第１図の動作につい
て説明する。
て説明する。
第２図は、第１図に示したＲＡＭ４のメモリアクセス動
作を説明するタイミングチャートである。なお、第１図
と同一のものには同じ符号を付しである。
作を説明するタイミングチャートである。なお、第１図
と同一のものには同じ符号を付しである。
第３図はこの発明によるビットシフト動作を説明する模
式図であり、（ａ）は例えば８ビツトのビットシフト出
力（ｒｌｌｌｌｌｏｏｏＪ ）を示し、第１図に示した
ビットシフト回路３ｏがシフトするビットシフトデータ
（例えば５ビツトシフト指令）に対応し、このビットシ
フトデータがアンド回路３２に出力される。
式図であり、（ａ）は例えば８ビツトのビットシフト出
力（ｒｌｌｌｌｌｏｏｏＪ ）を示し、第１図に示した
ビットシフト回路３ｏがシフトするビットシフトデータ
（例えば５ビツトシフト指令）に対応し、このビットシ
フトデータがアンド回路３２に出力される。
（ｂ）は例えば８ビツトの人力データを示し、デーバス
１０を介してビットシフト回路９に出力されるデータに
対応する。
１０を介してビットシフト回路９に出力されるデータに
対応する。
（Ｃ）はシフトデータ出力を示し、ビットシフト回路９
がＣＰＵから人力されるシフト量指示信号１８に基づい
てシフトした第１バイト目のデータに対応する。
がＣＰＵから人力されるシフト量指示信号１８に基づい
てシフトした第１バイト目のデータに対応する。
（ｄ）は読出しデータラッチ出力を示し、ＲＡＭ４から
ＲＡＭバッファ６を介してラッチ回路３１にラッチされ
た読出しデータ７のラッチ出力に対応する。
ＲＡＭバッファ６を介してラッチ回路３１にラッチされ
た読出しデータ７のラッチ出力に対応する。
（ｅ）はアンド出力を示し、第３図（ａ）に示したビッ
トシフト出力と第３図（ｄ）に示した読出しデータラッ
チ出力とのアンド出力に対応し、このアンド出力がオア
回路３３に出力される。
トシフト出力と第３図（ｄ）に示した読出しデータラッ
チ出力とのアンド出力に対応し、このアンド出力がオア
回路３３に出力される。
（ｆ）はオア出力を示し、第３図（ｅ）に示したアンド
出力と第３図（Ｃ）に示したシフトデータ出力とのオア
出力に対応し、このオア出力がＲＡＭ４に書き込まれる
。
出力と第３図（Ｃ）に示したシフトデータ出力とのオア
出力に対応し、このオア出力がＲＡＭ４に書き込まれる
。
第４図はこの発明によるメモリアクセス制御動作手順の
一例を説明するフローチャートである。
一例を説明するフローチャートである。
なお、（１）〜（８）は各ステップを示す。
ＣＰＵからラッチ回路８．２９にシフト量指示信号１Ｂ
に基づいてシフト値が、例えば第３図（ａ）に示される
ように、ビットシフト出力（ｒｌｌｌｌｌｏｏｏＪ ）
がラッチ（セット）される（１）。
に基づいてシフト値が、例えば第３図（ａ）に示される
ように、ビットシフト出力（ｒｌｌｌｌｌｏｏｏＪ ）
がラッチ（セット）される（１）。
吹いで、ＣＰＵはアドレスバス１９およびデータパスコ
０にそれぞれアドレスおよびデータ（第３図（ｂ）参照
）を出力する（２）。次いで、起動信号２を出力しく３
）、ＣＰＵから出力されるリート／ライト信号３により
タイミング発生回路１を第２図に示すタイミングＴ１に
起動する。
０にそれぞれアドレスおよびデータ（第３図（ｂ）参照
）を出力する（２）。次いで、起動信号２を出力しく３
）、ＣＰＵから出力されるリート／ライト信号３により
タイミング発生回路１を第２図に示すタイミングＴ１に
起動する。
これらの信号が人力されると、タイミング発生回路１は
カウントロード信号２２をＬＯＷにしてアドレスカウン
タ２０にアドレスバス１９上のアドレスをロードし、ア
ドレスバス２１にアドレスバス１９のアドレスデータが
第２図に示すタイミングＴ２て出力される。次いで、タ
イミング発生回路１は選択信号２４およびクリア信号２
６を各々ＬＯＷにする。ビットシフト回路９は、シフト
量指示信号１８に応してシフトした第１バイト目のデー
タ（第３図（Ｃ）参照）をシフトデータ１４としてラッ
チ回路１１およびＯＲ回路１２に出力する。なお、初期
設定終了後、ラッチ回路１１はクリアされているため、
ＯＲ回路１２のオア出力１５はビットシフト回路９のシ
フトデータ１４と同値となる。
カウントロード信号２２をＬＯＷにしてアドレスカウン
タ２０にアドレスバス１９上のアドレスをロードし、ア
ドレスバス２１にアドレスバス１９のアドレスデータが
第２図に示すタイミングＴ２て出力される。次いで、タ
イミング発生回路１は選択信号２４およびクリア信号２
６を各々ＬＯＷにする。ビットシフト回路９は、シフト
量指示信号１８に応してシフトした第１バイト目のデー
タ（第３図（Ｃ）参照）をシフトデータ１４としてラッ
チ回路１１およびＯＲ回路１２に出力する。なお、初期
設定終了後、ラッチ回路１１はクリアされているため、
ＯＲ回路１２のオア出力１５はビットシフト回路９のシ
フトデータ１４と同値となる。
次いで、タイミング発生回路１は、ＲＡＭ４から読み出
された読出しデータ７をラッチ回路３１にラッチするた
め、ラッチ信号３９を第２図に示すタイミングＴ４で出
力する。このため、ラッチ回路３１から読出しデータ７
に相当するラッチ出力３６（第３図（ｄ）参照）が後段
のアンド回路３２に出力される。アンド回路３２は、ア
ンド出力３７をビットシフト回路３０のビットシフトデ
ータ３５との論理積をとり、第３図（ｅ）に示すアンド
出力、すなわちアンド出力３７が後段のＯＲ回路３３に
出力される。ＯＲ回路３３はアンド出力３７とＯＲ回路
１２のオア出力１５との論理和をとり、第３図（ｆ）に
示すオア出力を第２図に示すタイミングＴ５でＲＡＭ４
に人力データとして入力する。
された読出しデータ７をラッチ回路３１にラッチするた
め、ラッチ信号３９を第２図に示すタイミングＴ４で出
力する。このため、ラッチ回路３１から読出しデータ７
に相当するラッチ出力３６（第３図（ｄ）参照）が後段
のアンド回路３２に出力される。アンド回路３２は、ア
ンド出力３７をビットシフト回路３０のビットシフトデ
ータ３５との論理積をとり、第３図（ｅ）に示すアンド
出力、すなわちアンド出力３７が後段のＯＲ回路３３に
出力される。ＯＲ回路３３はアンド出力３７とＯＲ回路
１２のオア出力１５との論理和をとり、第３図（ｆ）に
示すオア出力を第２図に示すタイミングＴ５でＲＡＭ４
に人力データとして入力する。
次いで、タイミング発生回路１はリード／ライト信号５
を第２図に示すタイミングＴ６でＬＯＷにし、ＲＡＭ４
に人力データを書き込んだ後にＣＰＵに対して終了信号
１７を第２図に示すタイミングＴＩＯに通知し、ラッチ
回路２９をクリアし、ビットシフト回路３０のビットシ
フトデータ３５は「Ｏ」となり、アンド回路３２は閉じ
られる。
を第２図に示すタイミングＴ６でＬＯＷにし、ＲＡＭ４
に人力データを書き込んだ後にＣＰＵに対して終了信号
１７を第２図に示すタイミングＴＩＯに通知し、ラッチ
回路２９をクリアし、ビットシフト回路３０のビットシ
フトデータ３５は「Ｏ」となり、アンド回路３２は閉じ
られる。
このとき、ＣＰＵは終了信号１７が通知されるのを待機
しく５）、終了信号１７が通知されたら、起動信号２を
第２図に示すタイミングＴ８でオフする（６）６ 一方、タイミング発生回路１はクリア信号２６、選択信
号２４を第２図に示すタイミングＴ８でともにハイレベ
ルとする。これに従って、ビットシフト回路９は第２ハ
イド目のビットシフトデータ１４をラッチ回路１］にラ
ッチする。
しく５）、終了信号１７が通知されたら、起動信号２を
第２図に示すタイミングＴ８でオフする（６）６ 一方、タイミング発生回路１はクリア信号２６、選択信
号２４を第２図に示すタイミングＴ８でともにハイレベ
ルとする。これに従って、ビットシフト回路９は第２ハ
イド目のビットシフトデータ１４をラッチ回路１］にラ
ッチする。
このようにして、１サイクルの書き込みが終了すると、
ＣＰＵは最後の１バイトデータの出力がなされたかどう
かを判断しく７）、Ｎｏならばステップ（２）に戻り、
ＹＥＳならば最終アクセス信号（ＬＭＣＹ信号）１６を
出力しく８）、メモリアクセスを終了し、次のアドレス
およびデータの出力を実行するため、ステップ（１）か
らメモリアクセス制御を再開する。
ＣＰＵは最後の１バイトデータの出力がなされたかどう
かを判断しく７）、Ｎｏならばステップ（２）に戻り、
ＹＥＳならば最終アクセス信号（ＬＭＣＹ信号）１６を
出力しく８）、メモリアクセスを終了し、次のアドレス
およびデータの出力を実行するため、ステップ（１）か
らメモリアクセス制御を再開する。
次いで、ＣＰＵは次のデータをアドレスＮ＋１に書ぎ込
むため、アドレスバス１９．データバス１０にアドレス
、データを出力するとともに、タイミング発生回路１に
起動をかける。これにより、選択信号２４は１回目のラ
イトサイクルの終了時にＬＯＷになっているため、ビッ
トシフト回路９のビットシフトデータ１４が第１バイト
目のデータが出力される。
むため、アドレスバス１９．データバス１０にアドレス
、データを出力するとともに、タイミング発生回路１に
起動をかける。これにより、選択信号２４は１回目のラ
イトサイクルの終了時にＬＯＷになっているため、ビッ
トシフト回路９のビットシフトデータ１４が第１バイト
目のデータが出力される。
一方、ラッチ回路１１のラッチ出力１３は前回のライト
サイクルの第２バイト目のデータが保持されている。従
って、ＯＲ回路１２のオア出力１５には前回のライトサ
イクルのライトサイクルの第２バイト目と今回のライト
サイクルの第１バイト目の論理和がとられる。
サイクルの第２バイト目のデータが保持されている。従
って、ＯＲ回路１２のオア出力１５には前回のライトサ
イクルのライトサイクルの第２バイト目と今回のライト
サイクルの第１バイト目の論理和がとられる。
一方、このとき、アント回路３２は閉じられているため
、アンド出力３７は「０」となりオア回路３３に出力さ
れる。従って、ＯＲ回路３３のオア出力３８にはＯＲ回
路１２のオア出力１５のみが出力される。次いで、タイ
ミング発生回路１はＲＡＭ４のリード／ライト信号５を
ＬＯＷとし、Ｎ＋１番地にデータを書き込み、ＣＰＵに
終了信号１７を出力する。
、アンド出力３７は「０」となりオア回路３３に出力さ
れる。従って、ＯＲ回路３３のオア出力３８にはＯＲ回
路１２のオア出力１５のみが出力される。次いで、タイ
ミング発生回路１はＲＡＭ４のリード／ライト信号５を
ＬＯＷとし、Ｎ＋１番地にデータを書き込み、ＣＰＵに
終了信号１７を出力する。
以後、このサイクルを繰り返しその時の第１バイト目と
前回の第２バイト目の論理和データをＲＡＭ４に書か込
み、第２バイト目はラッチ回路１１にラッチされる。
前回の第２バイト目の論理和データをＲＡＭ４に書か込
み、第２バイト目はラッチ回路１１にラッチされる。
なお、連続するアドレスの最後のアドレス（例えばＮ＋
ｎ番地）にライトする場合、ＣＰＵは上記ステップ（８
）に進み、最終アクセス信号１６を出力する。これによ
り、タイミング発生回路１は１回目のライトにおいては
終了信号１７をＣＰＵに返さず、アドレスカウンタ２０
にインクリメント信号２３を第２図に示すタイミングＴ
ＩＯで出力する。従って、ＲＡＭ４のアドレス２１は（
Ｎ＋ｎ＋１）となる。また、ラッチ回路１１には第２バ
イト目がラッチされるが、ビットシフト回路９のビット
シフトデータ１４とラッチ回路１１のラッチ出力１３は
等しいため、ＯＲ回路１２のオア出力１５は変化せずに
ＯＲ回路１３に出力される。ここで、前回述べたように
、アンド回路３２は閉じたままであるため、ＯＲ回路３
３にはオア回路１２のオア出力１５のみが出力され、Ｒ
ＡＭ４の第２バイト目のデータとして人力される。ここ
で、タイミング発生回路１はＲＡＭ４にリード／ライト
信号５をＬＯＷとすることにより、ＲＡＭ４のアドレス
（Ｎ＋ｎ＋１）番地に第２バイト目のデータが書き込ま
れる。そこで、ラッチ回路１１をクリアするとともに、
終了信号１７を出力して連続アドレスのアクセスを終了
する。
ｎ番地）にライトする場合、ＣＰＵは上記ステップ（８
）に進み、最終アクセス信号１６を出力する。これによ
り、タイミング発生回路１は１回目のライトにおいては
終了信号１７をＣＰＵに返さず、アドレスカウンタ２０
にインクリメント信号２３を第２図に示すタイミングＴ
ＩＯで出力する。従って、ＲＡＭ４のアドレス２１は（
Ｎ＋ｎ＋１）となる。また、ラッチ回路１１には第２バ
イト目がラッチされるが、ビットシフト回路９のビット
シフトデータ１４とラッチ回路１１のラッチ出力１３は
等しいため、ＯＲ回路１２のオア出力１５は変化せずに
ＯＲ回路１３に出力される。ここで、前回述べたように
、アンド回路３２は閉じたままであるため、ＯＲ回路３
３にはオア回路１２のオア出力１５のみが出力され、Ｒ
ＡＭ４の第２バイト目のデータとして人力される。ここ
で、タイミング発生回路１はＲＡＭ４にリード／ライト
信号５をＬＯＷとすることにより、ＲＡＭ４のアドレス
（Ｎ＋ｎ＋１）番地に第２バイト目のデータが書き込ま
れる。そこで、ラッチ回路１１をクリアするとともに、
終了信号１７を出力して連続アドレスのアクセスを終了
する。
なお、上記実施例では既に書き込まれたＲＡＭ４上のデ
ータと新規に入力されたデータに書き換える場合につい
て説明したが、第１図に示したＯＲ回路３３の人力にア
ンド回路３２のアンド出力３７とラッチ回路３１のラッ
チ出力３６とを切り換えるデータ選択回路を設けること
により、既に書き込まれたデータと次に書き込まれるデ
ータとの論理和を演算しながら書き込むことも、この発
明の主旨に沿うところである。
ータと新規に入力されたデータに書き換える場合につい
て説明したが、第１図に示したＯＲ回路３３の人力にア
ンド回路３２のアンド出力３７とラッチ回路３１のラッ
チ出力３６とを切り換えるデータ選択回路を設けること
により、既に書き込まれたデータと次に書き込まれるデ
ータとの論理和を演算しながら書き込むことも、この発
明の主旨に沿うところである。
以上説明したように、この発明はメモリのｎ番地に書か
込まれる入力データのシフト量を指示する指示手段と、
この指示手段から指示されるシフト量に対応して入力デ
ータを所定ビットシフトする第１データシフト手段と、
指示手段により指示されたシフト量に応じて所定ビット
に零をシフトする第２データシフト手段と、この第２デ
ータシフト手段によりシフトされたシフトデータとメモ
リのｎ番地に既−書き込まれた書き込みデータとの論理
積演算を実行する論理積演算手段と、第１データシフト
手段によりシフトアウトされたシフトアウトデータを保
持する保持手段と、この保持手段に保持されるシフトア
ウトデータと第１データシフト手段によりシフトされた
シフトデータとの論理和演算を実行する第１論理和演算
手段と、この第１論理和演算手段により演算された論理
和シフトデータと論理積演算手段により演算された論理
和データとの論理和演算を実行する第２論理和演算手段
とから構成したので、ＣＰＵによる直接的なメモリアク
セスを実行せずに、入力されるデータをメモリに既に書
き込まれたデータに影響を与えることなく書き込み処理
を実行できるので、ＣＰＵのデータ処理負担を増大させ
ず、かつメモリ上で必要なデータを消失することなく新
規に人力されるデータを効率よく書き込める優れた利点
を有する。
込まれる入力データのシフト量を指示する指示手段と、
この指示手段から指示されるシフト量に対応して入力デ
ータを所定ビットシフトする第１データシフト手段と、
指示手段により指示されたシフト量に応じて所定ビット
に零をシフトする第２データシフト手段と、この第２デ
ータシフト手段によりシフトされたシフトデータとメモ
リのｎ番地に既−書き込まれた書き込みデータとの論理
積演算を実行する論理積演算手段と、第１データシフト
手段によりシフトアウトされたシフトアウトデータを保
持する保持手段と、この保持手段に保持されるシフトア
ウトデータと第１データシフト手段によりシフトされた
シフトデータとの論理和演算を実行する第１論理和演算
手段と、この第１論理和演算手段により演算された論理
和シフトデータと論理積演算手段により演算された論理
和データとの論理和演算を実行する第２論理和演算手段
とから構成したので、ＣＰＵによる直接的なメモリアク
セスを実行せずに、入力されるデータをメモリに既に書
き込まれたデータに影響を与えることなく書き込み処理
を実行できるので、ＣＰＵのデータ処理負担を増大させ
ず、かつメモリ上で必要なデータを消失することなく新
規に人力されるデータを効率よく書き込める優れた利点
を有する。
第１図はこの発明の一実施例を示すメモリアクセス回路
の構成を説明するブロック図、第２図は、第１図に示し
たＲＡＭのメモリアクセス動作を説明するタイミングチ
ャート、第３図はこの発明によるビットシフト動作を説
明する模式図、第４図はこの発明によるメモリアクセス
制御動作手順の一例を説明するフローチャート、第５図
は従来のイメージデータ展間動作を説明する模式図であ
る。 図中、１はタイミング発生回路、４はＲＡＭ。 ８．１１，３０．３１はラッチ、１２．３３はＯＲ回路
、３２はアンド回路である。 （ａ） （ｆ） 第３図 第４図 テータ側込み う゛・チロｓ＋： ｉ） シフト量！セット ＲＡＭの 外りを出力する ２） 対動作号を 出力する ３） Ｒ／Ｗ信号ｔ４） ＬＯＷにする 、。 終了 ） 第５図 乙１
の構成を説明するブロック図、第２図は、第１図に示し
たＲＡＭのメモリアクセス動作を説明するタイミングチ
ャート、第３図はこの発明によるビットシフト動作を説
明する模式図、第４図はこの発明によるメモリアクセス
制御動作手順の一例を説明するフローチャート、第５図
は従来のイメージデータ展間動作を説明する模式図であ
る。 図中、１はタイミング発生回路、４はＲＡＭ。 ８．１１，３０．３１はラッチ、１２．３３はＯＲ回路
、３２はアンド回路である。 （ａ） （ｆ） 第３図 第４図 テータ側込み う゛・チロｓ＋： ｉ） シフト量！セット ＲＡＭの 外りを出力する ２） 対動作号を 出力する ３） Ｒ／Ｗ信号ｔ４） ＬＯＷにする 、。 終了 ） 第５図 乙１
Claims (2)
- （１）メモリのｎ番地に書き込まれる入力データのシフ
ト量を指示する指示手段と、この指示手段から指示され
るシフト量に対応して前記入力データを所定ビットシフ
トする第１データシフト手段と、前記指示手段により指
示されたシフト量に応じて所定ビットに零をシフトする
第２データシフト手段と、この第２データシフト手段に
よりシフトされたシフトデータと前記メモリのｎ番地に
既に書き込まれた書き込みデータとの論理積演算を実行
する論理積演算手段と、前記第１データシフト手段によ
りシフトアウトされたシフトアウトデータを保持する保
持手段と、この保持手段に保持されるシフトアウトデー
タと前記第１データシフト手段によりシフトされたシフ
トデータとの論理和演算を実行する第１論理和演算手段
と、この第１論理和演算手段により演算された論理和シ
フトデータと前記論理積演算手段により演算された論理
和データとの論理和演算を実行する第２論理和演算手段
とからなることを特徴とするメモリアクセス回路。 - （２）第２論理和演算手段は、演算した論理和データを
メモリのｎ番地に書き込むことを特徴とする特許請求の
範囲第（１）項記載のメモリアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62131648A JP2854301B2 (ja) | 1987-05-29 | 1987-05-29 | メモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62131648A JP2854301B2 (ja) | 1987-05-29 | 1987-05-29 | メモリアクセス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63299458A true JPS63299458A (ja) | 1988-12-06 |
| JP2854301B2 JP2854301B2 (ja) | 1999-02-03 |
Family
ID=15062970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62131648A Expired - Lifetime JP2854301B2 (ja) | 1987-05-29 | 1987-05-29 | メモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2854301B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05130383A (ja) * | 1991-11-01 | 1993-05-25 | Sanyo Electric Co Ltd | 画像処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054056A (ja) * | 1983-09-02 | 1985-03-28 | Nec Corp | ビットデ−タ書込メモリインタ−フェ−ス回路 |
| JPS60159496U (ja) * | 1984-03-30 | 1985-10-23 | 株式会社東芝 | 画像デ−タ変換回路 |
-
1987
- 1987-05-29 JP JP62131648A patent/JP2854301B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054056A (ja) * | 1983-09-02 | 1985-03-28 | Nec Corp | ビットデ−タ書込メモリインタ−フェ−ス回路 |
| JPS60159496U (ja) * | 1984-03-30 | 1985-10-23 | 株式会社東芝 | 画像デ−タ変換回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05130383A (ja) * | 1991-11-01 | 1993-05-25 | Sanyo Electric Co Ltd | 画像処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2854301B2 (ja) | 1999-02-03 |
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