JPH0660110A - ベクトル演算回路 - Google Patents

Abstract

(57)【要約】 【目的】 ベクトルレジスタを用いて多くのデータで構
成されたベクトルデータを連続的に処理するベクトル演
算回路に関し、出来るだけ無駄な演算を省いて処理サイ
クルを短縮することを目的とする。 【構成】 マスクレジスタに書き込まれた比較結果に従
って２つのベクトルデータについて有効データのみを残
す圧縮を行いベクトルレジスタに別途書き込んでおき、
この圧縮された有効データについてその他の所定の演算
が演算器で行われたときにこの演算結果をベクトルレジ
スタに書き込むと共に、その演算結果をベクトルレジス
タの元のアドレスに戻すようにした圧縮・伸長器を演算
器に並列に設けたもの。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はベクトル演算回路に関
し、特にベクトルレジスタを用いて多くのデータで構成
されたベクトルデータを連続的に処理するベクトル演算
回路に関するものである。

【０００２】ベクトル演算とは１つの命令で一組の演算
を行うスカラ演算に対し、１つの命令で複数組の演算を
行うものであり、例えば下記の表１に示すようなＦＯＲ
ＴＲＡＮプログラムを例にとると、スカラ演算の場合、
Ａ＝Ｂ＋Ｃを１回の計算で処理出来るとすれば、ベクト
ル演算の場合はＡ（ｉ）＝Ｂ（ｉ）＋Ｃ（ｉ）の計算を
１００回繰り返さなければならない。

【０００３】

【表１】

【０００４】これをベクトル演算処理機能を司るベクト
ルレジスタを使用して処理すれば、１回の演算命令で配
列要素１〜１００の全データを処理できる為、ループ制
御のような余分な処理を行わなくて済む。

【０００５】このようなベクトル演算を活用できるアプ
リケーションは科学技術計算分野を中心に数多く存在
し、ベクトル演算処理機能を計算機システムに取り込む
ことでデータ処理能力を大幅に向上させることが期待さ
れている。

【０００６】

【従来の技術】図１０は上記のような従来のベクトル演
算機能を有する従来のベクトル演算回路を示したもの
で、１は予め複数のベクトルデータを書き込んでおくベ
クトルレジスタ、２はこのベクトルレジスタ１に書き込
まれている２組のベクトルデータについて比較演算やそ
の他の所定の演算を行う演算器、３は演算器２での比較
演算による比較結果を各データ毎に書き込むと共に演算
器２で演算された比較結果以外の演算結果をベクトルレ
ジスタ１に書き込むか否かの制御を司るマスクレジスタ
である。

【０００７】また、６はベクトルレジスタ１に対する書
込（Ｗ）アドレスを制御する書込アドレス制御部であ
り、７はベクトルレジスタ１からデータを読み出すとき
の読出（Ｒ）アドレスを制御する読出アドレス制御部で
ある。また、８はマスクレジスタ３に書き込まれた内容
に従ってベクトルレジスタ１への書き込み制御を実際に
司る書込イネーブル制御部である。尚、Ｒ１〜Ｒ５はそ
れぞれ、データのタイミングを遅らせる為のレジスタで
ある。

【０００８】図１０に示したベクトルレジスタ１及びマ
スクレジスタ３の構成例が図１１に示されており、同図
(a) に示すベクトルレジスタの場合には、６４組のベク
トルデータＶＲ０〜ＶＲ６３がそれぞれ「００」〜「９
９」（これは上記の表１のパラメータｉ＝１〜１００に
対応させたものである）のベクトル長を持っており、こ
れらのベクトルデータＶＲ０〜ＶＲ６３は上位アドレス
「００」〜「３Ｆ」によって指定されると共に各ベクト
ルデータの下位アドレスは「００」〜「９９」によって
指定され、上位アドレスと下位アドレスとによって指定
される１つのデータは６４ビットで構成されている。

【０００９】また同図(b) に示すように、マスクレジス
タ３の場合も同様に１６組のマスクデータＭＲ０〜ＭＲ
１５が上位アドレス「０」〜「Ｆ」によって指定される
と共に各マスクデータの下位アドレスが同図(a) に示す
ベクトルレジスタのベクトル長に対応して「００」〜
「９９」で指定され、上位アドレスと下位アドレスによ
って指定される１つのデータは１ビットで構成されてい
る。

【００１０】このような従来のベクトル演算回路の動作
を、図１２に示したベクトルの演算処理のフローチャー
ト及び図１３に示したベクトル演算のタイムチャートを
参照して以下に説明する。

【００１１】先ず図１３に示すように図１０の各ブロッ
クは制御系（図示せず）からの制御信号ＰＳＴＸが図示
のようにアサート（Ｌレベル）されたとき、これと同時
に制御信号μＣＭＤをラッチし、それぞれこの制御信号
μＣＭＤの情報に従って動作するようになっている。

【００１２】そして、ベクトルレジスタ１はこの制御信
号μＣＭＤを受けると同時に読出アドレス制御部７によ
り読出イネーブル状態となり、これと共に読出アドレス
制御部７によって図１２のステップＳ１で条件判断され
るベクトルデータとしてのＡ（ｉ）とＢ（ｉ）（ｉ＝１
〜１００）とがベクトルレジスタ１からデータＲ・ＤＡ
ＴＡ及びとして読み出される。

【００１３】この読出動作は、読出アドレス制御部７が
図１３に示す読出アドレスＲ・ＡＤＲ及びＲ・ＡＤＲ
で指定される上位アドレスにより２組のベクトルデー
タＡ（ｉ）及びＢ（ｉ）が指定される為であり、この例
では図１１(a) に示すように上位アドレス「０２」及び
「０４」が指定されることによりベクトルデータＡ
（ｉ）及びＢ（ｉ）がそれぞれベクトルデータＶＲ２及
びＶＲ４として選択されると共に、この内のパラメータ
ｉが図示のように「００」から「９９」までに変化する
ことで１００個のデータを次々に読出データＲ・ＤＡＴ
Ａ，として読み出すことを示している。

【００１４】このようにしてベクトルレジスタ１から読
み出されたベクトルデータはレジスタＲ４を経由して演
算器２に送られ、ここで図１２のステップＳ１に示す条
件判断、即ち比較演算が行われる。この比較結果はレジ
スタＲ１を経由してマスクレジスタ３の例えば上位アド
レス「０」のマスクデータＭＲ０として格納される。
尚、この各マスクデータＭＲ０〜ＭＲ１５においても下
位アドレス「００」〜「９９」の各ビットに、上記のベ
クトルデータＡ（ｉ）及びＢ（ｉ）の比較結果（“１”
又は“０”）が図１３に示すデータＭＲ−Ｗ・ＤＡＴＡ
として書き込まれるようになっている。

【００１５】このようにして図１２のステップＳ１は下
位アドレス「００」〜「９９」の全データについて全て
の演算が終わった段階で制御信号ＲＥＮＤＸが読出終了
を示すこととなり、この後、制御信号ＣＥＮＤＸも命令
終了を示すこととなり演算器２からマスクレジスタ３へ
の比較演算結果の書込終了を示すこととなる。

【００１６】このようにステップＳ１の比較演算が終わ
った後、次にステップＳ２又はＳ２０における演算が実
行されるわけであるが、この演算に必要なベクトルデー
タＡ（ｉ）及びＢ（ｉ）は既に演算器２に読み込まれて
いるので、演算器２ではステップＳ２又はＳ２０に示す
共通の減算を行い、この演算結果をベクトルデータＣ
（ｉ）としてレジスタＲ５を介してベクトルレジスタ１
に送る（ステップＳ３）。尚、図１３の例ではベクトル
データＣ（ｉ）は上位アドレスが「０９」であるベクト
ルデータＶＲ９に書き込まれることを示している。

【００１７】しかしながら、ベクトルデータＣ（ｉ）と
して書き込まれるのはステップＳ１においてベクトルデ
ータＡ（ｉ）＞ベクトルデータＢ（ｉ）のとき（ＹＥ
Ｓ）だけである（ステップＳ３）。これはステップＳ１
における比較結果が「ＮＯ」であったときにマスクレジ
スタ３において例えば“１”がマスクデータとして書き
込まれているので、このマスクデータがレジスタＲ２及
び書込イネーブル制御部８及びレジスタＲ３を経由して
ベクトルレジスタ１に与えられることによりステップＳ
２０での演算結果はベクトルレジスタ１に書き込まれな
いようになっている。

【００１８】同様にしてステップＳ４の演算に対応して
ステップＳ４０の演算も演算器２において実行されるこ
ととなるが、ベクトルレジスタ１にその演算結果である
ベクトルデータＤ（ｉ）として書き込まれるのはステッ
プＳ１においてベクトルデータＡ（ｉ）がＢ（ｉ）より
大きいときだけである（ステップＳ５）。

【００１９】このようにして図１２のステップＳ１〜Ｓ
５及びステップＳ２０及びＳ４０に示す比較演算及びそ
の他の所定の演算が実行されるが、この演算はステップ
Ｓ１の比較結果が逆の場合にも行われなければならず、
この為、同様にしてステップＳ６〜Ｓ１０並びにステッ
プＳ７０及びＳ９０が実行されるようになっている。

【００２０】

【発明が解決しようとする課題】このように従来のベク
トル演算回路においては、図１２に示したように例えば
ステップＳ１における比較演算の結果、ステップＳ２０
及びステップＳ４０に示すような所定の演算が必要ない
場合でもベクトルレジスタ１から読み出されて演算器２
において演算されるものの、ベクトルレジスタ１の書込
イネーブル信号によりベクトルレジスタ１には書き込ま
れないので、図１３に示すように読出データＲ・ＤＡＴ
Ａ，が下位アドレス「０２」，「０３」及び「０
７」のときのようにマスクデータＭ−Ｗ・ＤＡＴＡによ
ってベクトルレジスタ１への書き込みが禁止される場合
でも演算が実行されてしまい、このようなマスク付演算
が増えれば増える程無駄なサイクルが多くなってしまう
という問題点があった。

【００２１】従って本発明は、出来るだけ無駄な演算を
省いて処理サイクルを短縮することを目的とする。

【００２２】

【課題を解決するための手段】上記の目的を達成するた
め、本発明に係るベクトル演算回路は、図１に原理的に
示すように、予め複数のベクトルデータを書き込んでお
くベクトルレジスタ１と、２組のベクトルデータについ
て比較演算及びその他の所定の演算を行う演算器２と、
該演算器２での該比較演算による比較結果を各データ毎
に書き込むマスクレジスタ３と、該マスクレジスタ２に
書き込まれた該比較結果に従って該２つのベクトルデー
タについて有効データのみを残す圧縮を行って該ベクト
ルレジスタに別途書き込み、該圧縮された有効データに
ついて該その他の所定の演算が該演算器２で行われたと
き該演算結果をベクトルレジスタ１へ書き込むと共に該
演算結果を該ベクトルレジスタ１の元のアドレスに伸長
する圧縮・伸長器４と、制御系からの切替信号により該
演算器２と該圧縮・伸長器４との切替を行うスイッチ５
とを設けている。

【００２３】

【作用】図１に示した本発明に係るベクトル演算回路の
作用を、図２に示した本発明によるベクトル演算処理の
フローチャートと、この図２には示されていない圧縮及
び伸長処理をそれぞれ示した図３及び図４を参照して以
下に説明する。尚、図２のフローチャート例は図１２の
従来例に対応して示されている。

【００２４】先ず本発明においては、図２のステップＳ
１において図１２の場合と同様にしてベクトルデータ
Ａ’（ｉ）とＢ’（ｉ）とをベクトルレジスタ１から読
み出し、演算器２において両者の比較演算を行った後、
この比較結果をマスクデータとしてマスクレジスタ３に
格納する。このマスクデータは図３及び図４に示すよう
なデータである。

【００２５】このようにしてマスクレジスタ３にマスク
データを書き込んだ後、本発明ではステップＳ２以降を
実行する前に図３に示すような圧縮処理を実行する。

【００２６】即ち、圧縮・伸長器４においてはマスクレ
ジスタ３に書き込んだステップＳ１の比較結果に基づき
ステップＳ１におけるベクトルデータＡ’（ｉ）及び
Ｂ’（ｉ）をベクトルレジスタ１から読み出し図３に示
すようにマスクデータが“０”の所だけ取り出して、制
御系（図示せず）からの切替信号により圧縮・伸長器４
の側に切り替えられているスイッチ５を介してベクトル
レジスタ１に戻して格納することにより図３に示す如く
圧縮されたベクトルデータ（Ａ０，Ａ３，Ａ５）のみが
得られる。

【００２７】従って、図２のステップＳ２〜Ｓ５の演算
処理においては演算器２は、図３に示す圧縮されたベク
トルデータ（Ａ０，Ａ３，Ａ５）のみを取り出し、図２
に示すようなステップＳ２〜Ｓ５の比較演算以外の所定
の演算を行ってスイッチ５（このときにはスイッチ５は
演算器２の側に切り替えられている）を介してベクトル
レジスタ１の別のアドレスに格納される。尚、図２にお
いては、既に圧縮済のデータの演算を行うので、パラメ
ータｉ＝１〜１００−αである。

【００２８】そして、図４に示すようにベクトルレジス
タ１に圧縮格納された演算済のベクトルデータ（Ａ０，
Ａ３，Ａ５）をやはりマスクレジスタ３に書き込まれて
いるマスクデータに従って元のアドレスに伸長してスイ
ッチ５（このときのスイッチ５は図示のように圧縮・伸
長器４の側に切り替えられている）を経由してベクトル
レジスタ１の元のアドレス位置に書き込まれることとな
る。

【００２９】このようにして圧縮された命令だけを実行
するので、演算は必要なデータだけになっておりこの演
算を実行することにより高速化が実現出来ることとな
る。

【００３０】

【実施例】図５は本発明に係るベクトル演算回路の実施
例を示したもので、図１のブロック図の全体構成を示し
たものであり、図１０に示した従来例に加えて圧縮・伸
長器４を演算器２と並列に接続すると共に圧縮・伸長器
４と演算器２との切替えを行う為のスイッチ５を設けた
ものである。また、この圧縮・伸長器４にはマスクレジ
スタ３からのマスクデータが与えられており、圧縮・伸
長器４からは書込イネーブル制御部８に対して書込制御
信号を与えている。

【００３１】図６は上記の圧縮・伸長器４の実施例を示
したもので、各ブロックには制御系（図示せず）からの
クロック（１）が与えられており、更に制御信号ＰＳＴ
Ｘ（２），ＲＥＮＤＸ（３），μＣＭＤ（４）が制御部
６１に与えられている。この制御部６１には更にマスク
レジスタ３からのマスクデータ（６）がフリップフロッ
プ６２及び６３を介して信号（８）及び（９）として与
えられており、その出力信号として書込イネーブル（Ｗ
Ｅ）制御部８への書込イネーブル信号（１４）と読出ア
ドレス制御部７への読出イネーブル信号（１５）と書込
アドレスカウンタ６４へのイネーブル（ＥＮ）信号（１
６）と読出アドレスカウンタ６５へのイネーブル信号
（１７）とメモリ６６への書込イネーブル信号（１８）
とが発生されるようになっている。

【００３２】またメモリ６６のデータはベクトルレジス
タ１から入力データ（５）としてフリップフロップ６７
を経由してデータ（７）が与えられており、このメモリ
６６の書込アドレスは書込アドレスカウンタ６４の出力
信号（１０）より与えられている。更にこのメモリ６６
の読出アドレスはアドレスカウンタ６５の出力信号（１
１）によって与えられており、このメモリ６６から読み
出されたデータ（１２）はフリップフロップ６８を経由
して出力データ（１３）としてスイッチ５に送られるよ
うになっている。

【００３３】次に上記の本発明の実施例の動作を、上述
した図２のフローチャートと図７に示したベクトル演算
のタイムチャートと図８に示した圧縮時のタイムチャー
トと図９に示した伸長時のタイムチャートとを参照して
以下に説明する。

【００３４】先ず、本発明では従来例と同様にステップ
Ｓ１で実行したベクトルデータＡ’（ｉ）とＢ’（ｉ）
との比較演算を行ってマスクレジスタ３に格納してお
く。これは、図１３の場合と同様にしてベクトルレジス
タ１からデータＲ・ＤＡＴＡ，がその下位アドレス
に対応して読み出され、レジスタＲ４を経由して演算器
２において比較演算が行われることにより、その比較結
果がレジスタＲ１を介してマスクレジスタ２に書込デー
タＭ−Ｗ・ＤＡＴＡとして書き込まれることとなる。こ
れは図７に示した下位アドレス「００」〜「９９」の全
てのデータ（６４ビット）について行われることとな
る。

【００３５】このようにしてマスクレジスタ３にステッ
プＳ１の比較結果が書き込まれた後、本発明は図８に示
す圧縮時の処理を行う為、制御系から与えられる切替信
号がスイッチ５を演算器２の側から圧縮・伸長器４の側
に切り替える。

【００３６】この圧縮動作においては、先ず出力するデ
ータは入力データ（マスクされていないデータ）を４つ
溜めてクロックＣＬＫ（１）の上に記してあるスロット
Ｃでデータを出力し始めるものとする。

【００３７】先ず、図１３において説明したように制御
系からの制御信号ＰＳＴＸがアサート（Ｌレベル）され
ると、同じく制御系からの制御信号μＣＭＤ（４）を図
６の制御部６１に取り込んで処理を実行開始する。

【００３８】また、制御部６１にはマスクレジスタ３か
らのマスクデータ（６）がフリップフロップ６２を経て
マスクデータ（８）として与えられており、このマスク
データ（８）は制御部６１から出力信号（１８）として
メモリ６６に書込イネーブル信号として与えられるの
で、ベクトルレジスタ１からの入力データ（５）はフリ
ップフロップ６７で１クロック分遅らされた後、データ
（７）としてメモリ６６に与えられるが、マスクデータ
（８）がネゲート（Ｈレベル）されているときにはメモ
リ６６に書き込まれないようになっており、これに対応
して制御部６１からの出力信号（１６）（これは圧縮時
は信号（８）と同じである）をイネーブル信号として受
ける書込アドレスカウンタ６４からの出力信号（１０）
も図示のように書込アドレスを発生するようになってい
る。

【００３９】従って、読出アドレスカウンタ６０は制御
部６１からの出力信号（１７）をイネーブル信号として
受けることによりその出力カウント値（１１）がメモリ
６６に読出アドレスとして与えられると、メモリ６６か
ら読み出されるデータ（１２）は図７及び図８に示すよ
うに、マスクデータ（８）がネゲートされている下位ア
ドレス「０２」，「０３」，「０５」，「０６」，…の
データが除去された形で出力され、フリップフロップ６
８を経由して出力データ（１３）としてスイッチ５へ与
えられるようになっている。

【００４０】また、このとき制御部６１からは書込イネ
ーブル制御部８に対して書込イネーブル信号（１４）が
与えられるので、出力データ（１３）はスイッチ５を経
由し且つレジスタＲ５を通ってベクトルレジスタ１に与
えられて書き込まれることとなる。但し、この場合、格
納される場所は、図１１(a) に示すように予め格納され
ているベクトルデータＡ（ｉ）及びＢ（ｉ）とは別の上
位アドレスに指定される。

【００４１】このように図２のステップＳ１に示した比
較演算結果に基づき図１２のステップＳ２０及びＳ４０
並びにＳ７０及びＳ９０に示したような余分なステップ
を省略する為に、ステップＳ１での比較演算結果が「Ｙ
ＥＳ」の場合のみ行われるように予め不必要なデータを
取り除く圧縮作業を行っておき、図７に示すベクトル演
算を実行する。

【００４２】即ち、この図７に示したベクトル演算は図
１３に示した従来のベクトル演算と同様のタイムチャー
トになるが、図１３と異なる点は既に演算を行うベクト
ルデータを圧縮しているのでマスクレジスタのデータ
（下位アドレス「０２」，「０３」，「０５」，「０
６」，…のデータ）は不必要となる点であり、且つ図２
の例えばステップＳ２〜Ｓ５は圧縮してベクトルレジス
タ１に格納したデータについては全て実行される。

【００４３】即ち、ベクトルレジスタ１のアドレスＲ・
ＡＤＲ及びＲ・ＡＤＲに対応するデータとして読み
出されたデータＲ・ＤＡＴＡ，が演算器２において
例えばステップＳ２の演算を実行することにより得られ
るベクトルデータＣ’（ｉ）をスイッチ５を経由してベ
クトルレジスタ１の上位アドレス「０９」のベクトルデ
ータＶＲ９に書込データＷ・ＤＡＴＡとして書き込むこ
ととなる。従って、ベクトルレジスタ１の書込イネーブ
ル信号ＷＥ（１４）は全てのクロックタイミングにおい
て発生しており、無駄な演算が除去されていることが分
かる

【００４４】このようにして圧縮されたデータを元にベ
クトル演算を行ってベクトルレジスタ１に格納されたデ
ータは図９に示す伸長時のタイムチャートに従ってデー
タを元の下位アドレスに戻す作業が実行される。

【００４５】即ち、ベクトルレジスタ１からの入力デー
タ（５）は図示のように下位アドレス「００」，「０
１」，「０４」，「０７」，「０８」，「０９」，「１
０」，「１１」というように圧縮された形で入力されて
おり、これに対してマスクレジスタ３からのマスクデー
タ（６）は図８の圧縮時と同じタイムチャートであるの
で、これらのデータをフリップフロップ６７，６２並び
に６３を経由することにより図示のようにデータ（７）
〜（９）が得られる。

【００４６】この内、データ（９）が制御部６１を経由
してメモリ６６ヘの書込イネーブル信号（１８）及び書
込アドレスカウンタ６１からのメモリ書込アドレスＷＥ
を示す出力信号（１０）となって入力データ（７）をメ
モリ６６にそのまま書き込む。

【００４７】このようなマスクデータ（９）を受けて制
御部６１から出力された信号（１７）をイネーブル信号
ＥＮとして受ける読出アドレスカウンタ６５は、メモリ
６６に対して読出アドレス信号（１１）を図１８の圧縮
時において間引かれているデータを挿入出来るようにア
ドレス生成されるので、メモリ６６から読み出されるデ
ータ（１２）は図示のようにデータ「０４」と「０７」
とが３つのデータ分だけ伸長された形になるので、この
出力データ（１３）がスイッチ５を介してベクトルレジ
スタ１に戻されると、ベクトルレジスタ１においては元
の上位アドレスにおける元の下位アドレス「０４」，
「０７」，…の位置にこのデータ（１３）を書き込み、
下位アドレス「０２」，「０３」，「０５」，「０
６」，…の所にはそれぞれ別の無関係なデータが入り込
むこととなり、図２に従って演算されたデータは所定の
アドレスに再び正しく格納されることとなる。

【００４８】

【発明の効果】以上説明したように本発明に係るベクト
ル演算回路によれば、マスクレジスタに書き込まれた比
較結果に従って２つのベクトルデータについて有効デー
タのみを残す圧縮を行いベクトルレジスタに別途書き込
んでおき、この圧縮された有効データについてその他の
所定の演算が演算器で行われたときにこの演算結果をベ
クトルレジスタに書き込むと共に、その演算結果をベク
トルレジスタの元のアドレスに戻すようにした圧縮・伸
長器を演算器に並列に設けたので、マスク付演算をさせ
たいデータを演算させる前に圧縮してから演算しその後
演算を伸長するので、同一のマスクデータを使用するベ
クトル演算を行う場合に高速化を実現することが出来
る。

【図面の簡単な説明】

【図１】本発明に係るベクトル演算回路を原理的に示し
たブロック図である。

【図２】本発明によるベクトル演算の処理（圧縮・伸長
処理は別）を示したフローチャート図である。

【図３】本発明における圧縮処理の概念を説明した図で
ある。

【図４】本発明における伸長処理の概念を説明した図で
ある。

【図５】本発明の実施例を示した全体構成ブロック図で
ある。

【図６】本発明に用いる圧縮・伸長器の実施例を示した
ブロック図である。

【図７】本発明によるベクトル演算のタイムチャート図
である。

【図８】本発明による圧縮動作例を示したタイムチャー
ト図である。

【図９】本発明による伸長動作例を示したタイムチャー
ト図である。

【図１０】従来の回路構成例を示したブロック図であ
る。

【図１１】ベクトルレジスタ及びマスクレジスタの構成
例を示した図である。

【図１２】従来のベクトル演算の処理を示したフローチ
ャート図である。

【図１３】従来のベクトル演算のタイムチャート図であ
る。

【符号の説明】

１ ベクトルレジスタ ２ 演算器 ３ マスクレジスタ ４ 圧縮・伸長器 ５ スイッチ 図中、同一符号は同一又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 予め複数のベクトルデータを書き込んで
   おくベクトルレジスタ(1) と、 ２組のベクトルデータについて比較演算及びその他の所
   定の演算を行う演算器(2) と、 該演算器(2) での該比較演算による比較結果を各データ
   毎に書き込むマスクレジスタ(3) と、 該マスクレジスタ(3) に書き込まれた該比較結果に従っ
   て該２つのベクトルデータについて有効データのみを残
   す圧縮を行って該ベクトルレジスタに別途書き込み、該
   圧縮された有効データについて該その他の所定の演算が
   該演算器(2) で行われたとき該演算結果をベクトルレジ
   スタ(1) へ書き込むと共に該演算結果を該ベクトルレジ
   スタ(1) の元のアドレスに伸長する圧縮・伸長器(4)
   と、 制御系からの切替信号により該演算器(2) と該圧縮・伸
   長器(4) との切替を行うスイッチ(5) と、 を設けたことを特徴とするベクトル演算回路。