JPH0228784A

JPH0228784A - ワンチップデジタル信号処理装置及びそのデバッグ装置

Info

Publication number: JPH0228784A
Application number: JP63178810A
Authority: JP
Inventors: Mitsuyoshi Fukuda; 光芳福田; Toshiyuki Hakoda; 箱田　俊幸
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-07-18
Filing date: 1988-07-18
Publication date: 1990-01-30
Anticipated expiration: 2012-04-30
Also published as: JP2604203B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、入力されたデジタルデータを所定のアルゴリ
ズムに基いて処理するワンチップデジタル信号処理装置
に関し、特に、ワンチップデジタル信号処理装置の評価
用チップ及びデバッグ装置に関するものである。

（ロ）従来の技術一般に、音声や画像等のように我々の周囲に存在する原
始情報源は、アナログ信号であることが多い。このアナ
ログ信号をデジタル的な手法によって処理するシステム
がデジタル信号処理装置（デジタル・シグナル・プロセ
ッシング・システム：　ＤＳＰシステム）である。

近年、デジタル回路のＬＳＩ化が急速に進み、ワンチッ
プ上にＤＳＰシステムが容易に実現できるようになり、
更に、アナログ信号処理に較べて高精度処理が可能、パ
ラメータの設定により任意の特性が安定して均一に得ら
れる、無調整化が可能となる等の特徴を有するため、Ｄ
ＳＰシステムが急速に実用化されるようになった。

このようなりＳＰシステムは、第３図に示されるアーキ
テクチＡ・を有している。

第３図において、データバス（１）には、入出力回路（
Ｉｌｏ）（２）、データＲＡＭ（３）、乗算器（４）、
演算回路（ＡＬＵ）（５）、アキュームレータ（Ａ　Ｃ
Ｃ）　（６）、等が接続され、データＲＡＭ（３）の出
力とデータＲＯＭ（７）の出力が乗算器（４）に接続さ
れ、乗算器（４）の乗算結果出力がＡＬＵ（５）の一方
の入力に印加されている。これらの各回路は、プログラ
ムＲＯＭ（８）から順次読み出される命令を解読するデ
コーダ（９）その命令に応じて出力されるマイクロコー
ド信号によって制御きれる。

プログラムＲ・ＯＭ（８）は、ＤＳＰシステムを半導体
チップ上に作成する際に、マスクＲＯＭとして形成され
、予め作成されたプログラムがそのマスクパターンによ
って書き込まれる。

（ハ）発明が解決しようとする課題通常、第３図に示されたＤＳＰシステムを動作させるプ
ログラムを作成した後に、そのプログラムが正しく動作
するか否かを検査（デバッグ）しなければならない。そ
のために、ＤＳＰシステムと同一構成をし、プログラム
ＲＯＭ（８）だけが異なるエバチップ（評価用チップ）
が作られている。

エバチップには、プログラムＲＯＭｔ−ＥＰ−ＲＯＭで
構成して内蔵するもの、あるいは、外付するものがある
。ところが、ＥＰ−ＲＯＭは、マスクＲＯＭに較べて読
み出し速度が遅いため、高速動作するＤＳＰシステムの
実際の動作でデバッグができない不都合がある。

また、プログラムＲＯＭを読み出し速度の速いＳ−ＲＡ
Ｍ（スタティックメモリ）で構成した場合には、高速の
動作によるデバッグは行えるが、５−ＲＡＭに外部から
プログラムを書き込むための制御回路や制御用端子が必
要となり、本来のＤＳＰシステムと異なったチップとな
ると共に５−ＲＡＭの占有面積が増大する欠点があった
。

（ニ）課題を解決するための手段本発明は、上述した点に鑑みて創作きれたものであり、
ＤＳＰシステムの動作を制御するプログラムを記憶する
ための５−ＲＡＭと、該５−ＲＡＭに外部から供給され
るプログラム（命令）を書き込むためのプログラムを記
憶するＲＯＭと、５−ＲＡＭ及びＲＯＭの読み出しアド
レスを指定するプログラムカウンタと、５−ＲＡＭの書
き込みアドレスを指定するアドレスレジスタと、前記プ
ログラムカウンタとアドレスレジスタの出力を切換えて
前記５−ＲＡＭに印加する第１のマルチプレクサと、前
記５−ＲＡＭから読み出きれた命令と前記ＲＯＭから読
み出された命令を切換えて制御回路に印加する第２のマ
ルチプレクサとを設けることにより、制御用端子の増設
をすることなく高速でデバッグできるＤＳＰシステムを
提供するものである。

更に、上記したＤＳＰシステムと、該ＤＳＰシステムを
制御するマイクロコンピュータと、前記ＤＳＰシステム
のプログラムを記憶するメモリとを備え、メモリからプ
ログラムを読み出してＤＳＰシスデムの５−ＲＡＭに記
憶させることにより、プログラムのデバッグを行うデバ
ッグ装置を提供するものである。

（ホ）作用初期状態に於いて、第１のマルチプレクサは、アドレス
レジスタの出力を選択して５−ＲＡＭに印加し、第２の
マルチプレクサは、ＲＯＭの出力を選択して制御回路に
印加するので、ＲＯＭはプログラムカウンタによってア
ドレス指定され、ＲｏＭから読み出された命令は、制御
回路に印加される。ＲＯＭ内には、外部から印加される
命令を取り込んで５−ＲＡＭに書き込む命令を記憶させ
ておくことにより、その命令が制御回路で実行され、ア
ドレスレジスタで指定される５−ＲＡＭのアドレスに外
部から印加された命令が書き込まれる。５−ＲＡＭへの
書き込みが終了すると、第１マルチプレクサは、プログ
ラムカウンタの出力を選択して５−ＲＡＭに印加し、第
２のマルチプレクサは、５−ＲＡＭの出力を選択して制
御回路に印加するので、５−ＲＡＭはプログラムカウン
タによってアドレス指定され、５−ＲＡＭに書き込まれ
た命令が順次読み出されて制御回路に印加され実行され
る。これにより、ＤＳＰシステムがプログラム制御され
、そのプログラムのデバッグを行うことができる。

（へ）実施例第１図は、本発明の実施例を示すブロック図であり、第
３図に示した、演算回路（Ａ　Ｌ　Ｕ　）　（５）、乗
算回路（４）、データ記憶回路（データＲＡＭ）（３）
、アキュームレータ（Ａ　ＣＣ）　（６）等から構成き
れる信号処理回路は、省略されている。

第１図に於いて、（１０）は５−ＲＡＭ、（１１）はＲ
ＯＭ、　（１２）はプログラムカウンタ、（１３）はア
ドレスレジスタ、（１４）は第１のマルチプレクサ、（
１５）は第２のマルチプレクサ、（１６）はインストラ
クションレジスタ、（１７）はインストラクションデコ
ーダ、（１８）は切換制御回路、（１９）はデータ入力
レジスタである。

Ｓ−ＲＡＭ（１０）は、ＤＳＰシステム内部の信号処理
回路の動作を制御するためのプログラム、即ち、デバッ
グが為されるプログラムを記憶するプログラムメモリで
あり、容量は、量産用のＤＳＰシステムに内蔵されるＲ
ＯＭ（プログラムメモリ）より小さく形成され、チップ
上の占有面積が増大しない程度の大きさになっている。

このＳＲＡ　Ｍ　（１０）のデータ入出力は、８ビツト
で構成詐れ、データ入力は内部データバス（２０）に接
続され、読み出されたデータが出力されるデータ出力は
、第２のマルチプレクサ（１５）の入力に接続される。

更に、Ｓ　−ＲＡＭ（１０）のアドレス入力には第１の
マルチプレクサ（１４）の出力が印加される。ＲＯＭ　
（１１）は、マスクＲＯＭであり、アドレス入力にはプ
ログラムカウンタ（１２）の出力が接続され、読み出さ
れたデータの出力は第２のマルチプレクサ（１５）に接
続される。ＲＯＭ（１１）内には、入力レジスタ（１９
）に外部から印加された命令コード（８ビツト）をＳ　
−ＲＡＭ（１０）に書き込むためのプログラムがアドレ
スの先頭番地から固定記憶され、更に、ＤＳＰシステム
のテストを行うためのテストプログラムが所定アドレス
から固定記憶されている。プログラムカウンタ（１２）
は、ＤＳＰシステムのプログラムを順次読み出すために
アドレス指定を行うカウンタであり、出力はＲＯＭ（１
１）のアドレス入力に接続きれると共に第１のマルチプ
レクサ（１４）の入力に接続される。アドレスレジスタ
（１３）は、Ｓ　−ＲＡＭ（１０）の書き込みアドレス
を指定するレジスタであり、書き込みサイクルが終了す
る毎に発生ずるインクリメント信号ＩＮＣにより、アド
レスを１１」先に進めるインクリメント機能、及び、イ
ンクリメントの結果オーバーフローした場合にはオーバ
ーフロー信号ＯＶＦを出力する機能を有している。この
アドレスレジスタ（１３）の出力は第１のマルチプレク
サ（１４）に印加される。第１のマルチプレクサ（１４
）は、切換制御回路（１８）から出力きれる信号ａによ
って制御され、Ｓ　−ＲＡＭ（１０）の書き込みを行う
場合は、アドレスレジスタ（１３）の出力を選択して出
力し、読み出しを行う場合は、プログラムカウンタ（１
２）の出力を選択して出力する。第２のマルチプレクサ
（１５）は、切換制御回路（１８）から出力される信号
すによって制御され、ＲＯＭ（１１）に記憶きれたプロ
グラムを実行する際にはＲＯＭ（１１）の出力をインス
トラクションレジスタ（１６）に選択出力し、５−ＲＡ
　Ｍ　（１０）に記憶されたプログラムを実行する際に
ハＳ　−ＲＡＭ（１０）の出力をインストラクションレ
ジスタ（１６〉に選択出力する。切換制御回路（１８）
は、第１のマルチプレクサ（１４）を制御する信号ａを
出力するＲ　−Ｓ　Ｆ　Ｆ（２１）と、第２のマルチプ
レクサ（１５）を制御する信号すを出力するＲ−３ＦＦ
（２２）とから構成され、Ｒ−３ＦＦ（２１）及び（２
２）はリセット信号ＲＥＳＥＴによりリセットされ、ア
ドレスレジスタ（１３）から出力されるオーバーフロー
信号ＯＶＦによりセットきれるようになっている。また
、リセット信号ＲＥＳＥＴとオーバーフロー信号ＯＶＦ
は、ＯＲゲート（２３）を介して、アドレスレジスタ（
１３）及びプログラムカウンタ（１２）のリセット入力
に印加きれ、これをリセット状態とする。インストラク
ションレジスタ（１６）は、実行する命令コードを保持
するものであり、その出力がインストラクションデコー
ダ（１７）に印加される。また、インストラクションレ
ジスタ（１６）に保持された命令コード中にプログラム
のジャンプ先アドレスデータが含まれている場合には、
そのアドレスデータはプログラムカウンタ（１２）にプ
リセットされるように接続される。インストラクション
デコーダ（１７）は、量産品のＤＳＰシステムで用いら
れる命令コードを解読して各部の回路を制御する信号を
出力する機能を有すると共に、入力レジスタ（１９）に
外部から印加された命令コードをデータバス（２０）に
取り込みＳ−ＲＡＭ（１０）に書き込むために必要な命
令コードを解読する機能が付加されている。入力レジス
タ（１９）は、外部からＤＳＰシステムに各種データを
供給するためのシフトレジスタであり、外部端子（２４
）から印加される同期クロックＣＰによりデータ入力端
子（２５〉のデータをシリアル入力するものである。Ｓ
−ＲＡＭ（１０）にプログラムを書き込む場合には、こ
の入力レジスタ（１９）が利用される。

次に、第１図に示されたブロック図の動作を説明する。

先ず、リセット信号ＲＥＳＥＴを発生すると、Ｒ−８Ｆ
Ｆ（２１）及び（２２）がリセットされ、信号ａ及びｂ
がＯ”となり、更に、アドレスレジスタ（１３）及びプ
ログラムカウンタ（１２）がリセットされる。第１のマ
ルチプレクサ（１４）は、信号ａ＝“０”により、アド
レスレジスタ（１３）の出力を選択してＳ　−ＲＡ　Ｍ
（１０）に出力し、第２のマルチプレクサ（１５）は、
信号ｂ＝“０”によりＲＯＭ（１１）の出力をインスト
ラクションレジスタ（１６）に選択出力する。又、信号
ｂ＝“０”は、Ｓ−ＲＡＭ（１０）の書き込み制御人力
Ｗ１に印加されて、５−ＲＡ　Ｍ　（１０）を書き込み
モードにする。

従って、ＲＯＭ（１１）はプログラムカウンタ（１２）
によりアドレス指定され、Ｓ　−ＲＡＭ（１０）はアド
レスレジスタ（１３）によってアドレス指定されること
になり、ＲＯＭ（１１）から読み出きれた命令が実行さ
れることになる。ＲＯＭ（１１）の先頭番地からは、入
力レジスタ（１９）に印加きれたデータをＳＲＡ　Ｍ　
（１０）に書き込むためのプログラムが記憶されている
ため、先ず、このプログラムが実行される。即ち、この
プログラムは、入力レジスタ（１９）に外部から命令コ
ードが印加し終ったことを、例えば、命令コードを送る
相手方がその終了を示す信号を送って来たこと、を検出
することにより、入力レジスタ（１９）に保持きれた命
令コードをデータバス（２０）に取り込み、Ｓ　−ＲＡ
Ｍ（１０）に印加する。Ｓ−ＲＡＭ（１０）は、書き込
み先アドレスがアドレスレジスタ（１３）によって指定
されているため、そのアドレスに印加された命令コード
が書き込まれる。Ｓ　−ＲＡＭ（１０）の書き込みザイ
クルが終了するとインクリメント信号ＩＮＣが出力され
、アドレスレジスタ（１３）がインクリメントされる。

この動作を繰り返えずことにより、Ｓ−ＲＡＭ（１０）
には外部から入力レジスタ（１９）を介して印加された
命令が「０」番地から順次書き込まれることになる。

上述の結果、アドレスレジスタ（１３〉からオーバーフ
ロー信号ＯＶＦが発生すると、Ｒ−３ＦＦ（２１）及び
（２２）はセットされ、信号ａ及びｂは“１”となり、
更に、アドレスレジスタ（１３）及びプログラムカウン
タ（１２）はリセットされる。信号ａ＝“１″により第
１のマルチプレクサ（１４）は、プログラムカウンタ（
１２）の出力をＳ−ＲＡＭ（１０）に選択出力し、信号
ｂ＝“１“′により第２のマルチプレクサ（１５）は、
Ｓ−ＲＡＭ（１０）の読み出しデータ出力をインストラ
クションレジスタ（１６）に選択出力する。また、信号
ｂ＝“１′′によりＳＲＡ　Ｍ　（１０）は書き込みモ
ードか′ら読み出しモードになる。従って、Ｓ−ＲＡＭ
（１０）は、プログラムカウンタ（１２）によって「０
」番地からアドレス指定され、書き込まれたプログラム
は順次読み出されてインストラクションレジスタ（１６
）に印加され、実行される。このＳ　−ＲＡＭ（１０）
に書き込むプログラムが、量産用のＤＳＰシステムを動
作させるプログラムの一部であれば、実際の動作と全く
同じ動作が為され、プログラムのデバッグを行うことが
できる。更に、Ｓ　−ＲＡＭ（１０）をプログラムのメ
モリとして使うため、ＥＰ−ＲＯＭ等に較べて、高速の
読み出しができ、高速動作する実際のＤＳＰシステムと
同じ速度でデバッグが行えることになる。

第２図は、第１図に示された実施例のＤＳＰシステム、
即ち、エバチップを使用したデバッグ装置を示すブロッ
ク図であり、（２６）は第１図に示されたＤＳＰシステ
ムのエバチップ、（２７）はエバチップを制御するマイ
クロコンピュータ、（２８）は、デバッグするためのプ
ログラム、及び、ＤＳＰシステムに必要な各種データを
記憶するメモリである。

マイクロコンピュータ（２７）は、入力レジスタ（１９
）に同期信号ＣＰとデータを与えると共に切換制御回路
（１８）にリセット信号ＲＥＳＥＴを与える。

即ち、マイクロコンピュータ（２７）は、リセット信号
ＲＥＳＥＴをエバチップ（２６）に与え、前述した如く
、Ｓ　−ＲＡ　Ｍ（１０）にデータを書き込むためのＲ
ＯＭ（１１）内のプログラムを起動させた後、メモリ（
２８）からデバッグするプログラムの一部を読み出し、
同期クロックＣＰと共にデータ入力端子（２５）に印加
する。これにより、Ｓ　−ＲＡＭ（１０）にはプログラ
ムが書き込まれる。エバチップ（２６）に於いて、Ｓ−
ＲＡＭ（１０）に書き込まれたプログラムが実行されデ
バッグが終了すると、マイクロコンピュータ（２７）は
、再びリセット信号ＲＥＳＥＴを与えて、同様に、メモ
１バ２８）に記憶されたデバッグされる次のプログラム
を読み出してエバチップ（２６）に与える。これを繰り
返えすことにより、メモリ（２８）に記憶されたプログ
ラムのすべてのデバッグが行われる。

また、マイクロコンピュータ（２７）は、５−ＲＡＭ　
（１０）に書き込まれたプログラム実行中に、必要に応
じて、ＤＳＰシステムが必要とするデータを同じ入力端
子（２５〉及び入力レジスタ（１９）を介して与えるこ
とができる。

従って、第２図のデバッグ装置によれば、エバチップ（
２６）とマイクロコンピュータ（２７）との配線数が従
来のものに較べて大幅に少なくすることが可能であり、
また、エバチップ（２６）にリアルタイムでプログラム
、即ち、命令を与える必要もなくなるので、メモリ（２
８）にＥＰ−ＲＯＭあるいはＥＥＰ−ＲＯＭ等の読み出
し速度の遅いメモリも使用することができる。

（ト）発明の効果上述の如く本発明によれば、外部から印加詐れる命令を
内部に取り込み５−ＲＡＭに書き込むためのプログラム
を記憶する小容量のＲＯＭと、実際のＤＳＰシステムの
動作を行うプログラムを記憶する５−ＲＡＭを有してい
るので、命令を印加する端子及びアドレスデータを取り
出す端子が不要になり、更に、５−ＲＡＭをプログラム
メモリに使用するので動作速度を実際のＤＳＰシステム
と同じにすることができるものである。更に、ＳＲＡＭ
、及び、ＲＯＭの容量も大きくする必要がなくなり、チ
ップ面積を変えずにＤＳＰシステムのエバチップを実現
することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示されたたＤＳＰシステムを用いたデバッグ装置
のブロック図、第３図はＤＳＰシステムのブロック図で
ある。（１０）・・・Ｓ　−ＲＡＭ、　　（１１）・・・ＲＯ
Ｍ、　　（１２）・・・プログラムカウンタ、　（１３
）・・・アドレスレジスタ、　（１４）・・・第１のマ
ルチプレクサ、　（１５）・・・第２のマルチプレクサ
、　　（１６）・・・インストラクションレジスタ、（
１７）・・・インストラクションデコーダ、　（１８）
・・・切換制御回路、　（１９）・・・入力レジスタ、
　（２０）・・・データバス。

Claims

【特許請求の範囲】

（１）演算回路、乗算回路、データ記憶回路等から構成
された信号処理回路と、該信号処理回路の動作を命令に
基いて制御する制御回路とを有するワンチップデジタル
信号処理装置に於いて、前記信号処理回路の動作を制御
する命令が書き込まれるスタティックメモリ（Ｓ−ＲＡ
Ｍ）と、該Ｓ−ＲＡＭに外部から供給される前記命令を
書き込むためのプログラムを記憶するリード・オンリ・
メモリ（ＲＯＭ）と、前記Ｓ−ＲＡＭ及びＲＯＭの読み
出しアドレスを指定するプログラムカウンタと、前記Ｓ
−ＲＡＭの書き込みアドレスを指定するアドレスレジス
タと、前記プログラムカウンタとアドレスレジスタの出
力を切換えて前記Ｓ−ＲＡＭに印加する第１のマルチプ
レクサと、前記Ｓ−ＲＡＭから読み出された命令と前記
ＲＯＭから読み出された命令を切換えて前記制御回路に
印加する第２のマルチプレクサとを設け、前記ＲＯＭに
記憶されたプログラムを実行することにより外部から印
加された命令を前記アドレスレジスタで指定される前記
Ｓ−ＲＡＭに書き込み、該Ｓ−ＲＡＭに書き込まれた命
令を前記プログラムカウンタによって読み出して実行す
ることを特徴とするワンチップデジタル信号処理装置。
（２）請求項第１項記載のワンチップデジタル信号処理
装置に於いて、前記第１のマルチプレクサ及び第２のマ
ルチプレクサを制御する切換制御回路を設け、該切換制
御回路は、初期設定信号に基いて前記アドレスレジスタ
の出力を前記Ｓ−ＲＡＭに印加すると共に前記ＲＯＭの
出力を前記制御回路に印加し、前記アドレスレジスタが
所定値となったことに基いて前記プログラムカウンタの
出力を前記Ｓ−ＲＡＭに印加すると共に前記Ｓ−ＲＡＭ
の出力を前記制御回路に印加することを特徴とするワン
チップデジタル信号処理装置。
（３）請求項第１項記載のワンチップデジタル信号処理
装置に接続され、該ワンチップデジタル信号処理装置の
動作を制御するマイクロコンピュータと、該マイクロコ
ンピュータに接続され、前記ワンチップデジタル信号処
理装置を動作させるためのプログラムを記憶するメモリ
とを備え、前記メモリに記憶されたプログラムを読み出
して前記ワンチップデジタル信号処理装置の前記Ｓ−Ｒ
ＡＭに記憶させ、前記プログラムをワンチップデジタル
信号処理装置に実行させることにより、前記プログラム
を検査することを特徴とするデバック装置。