JP2000284964A - Ｖｌｉｗプロセッサにおける効率的なサブ命令エミュレーション - Google Patents
Ｖｌｉｗプロセッサにおける効率的なサブ命令エミュレーションInfo
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- G06—COMPUTING; CALCULATING OR COUNTING
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Abstract
(57)【要約】
【課題】 ＶＬＩＷプロセッサにおいて、効率的にサブ
命令をエミュレートする。 【解決手段】 本発明は、超長命令語（ＶＬＩＷ）プロ
セッサにおいてサブ命令を効率的にエミュレートする方
法であって、ＶＬＩＷプログラム内のＶＬＩＷ命令の実
行中に例外状態を受け取り、例外状態がＶＬＩＷ命令内
の少なくとも１つのサブ命令がソフトウェアにおいてエ
ミュレーションを必要とすることを示す工程と、少なく
とも１つのサブ命令の少なくとも一部をソフトウェアに
おいてエミュレートする工程であって、エミュレーショ
ンの結果を記憶する工程と、ＶＬＩＷ命令内の、ソフト
ウェアにおいてエミュレーションを必要としない残りの
サブ命令を、選択的にハードウェアにおいて実行する工
程と、ソフトウェアにおいてエミュレートされた少なく
とも１つのサブ命令からの記憶された結果を、ハードウ
ェアにおいて実行された残りのサブ命令からの結果と組
み合わせる工程と、ＶＬＩＷプログラムの実行を再開す
る工程とを含む。
命令をエミュレートする。 【解決手段】 本発明は、超長命令語（ＶＬＩＷ）プロ
セッサにおいてサブ命令を効率的にエミュレートする方
法であって、ＶＬＩＷプログラム内のＶＬＩＷ命令の実
行中に例外状態を受け取り、例外状態がＶＬＩＷ命令内
の少なくとも１つのサブ命令がソフトウェアにおいてエ
ミュレーションを必要とすることを示す工程と、少なく
とも１つのサブ命令の少なくとも一部をソフトウェアに
おいてエミュレートする工程であって、エミュレーショ
ンの結果を記憶する工程と、ＶＬＩＷ命令内の、ソフト
ウェアにおいてエミュレーションを必要としない残りの
サブ命令を、選択的にハードウェアにおいて実行する工
程と、ソフトウェアにおいてエミュレートされた少なく
とも１つのサブ命令からの記憶された結果を、ハードウ
ェアにおいて実行された残りのサブ命令からの結果と組
み合わせる工程と、ＶＬＩＷプログラムの実行を再開す
る工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テム内のプロセッサの設計に関する。より具体的には、
本発明は、超長命令語（ＶＬＩＷ）プロセッサにおい
て、効率的にサブ命令をエミュレートする方法および装
置に関する。
テム内のプロセッサの設計に関する。より具体的には、
本発明は、超長命令語（ＶＬＩＷ）プロセッサにおい
て、効率的にサブ命令をエミュレートする方法および装
置に関する。
【０００２】
【従来の技術】演算性能を高めるため、プロセッサ設計
は超長命令語（ＶＬＩＷ）アーキテクチャへ移行し始め
ており、このアーキテクチャにおいては、複数の機能ユ
ニットが同時に１つのＶＬＩＷ命令を実行する。ＶＬＩ
Ｗ命令は、典型的に個々の機能ユニットについての演算
を特定する複数の「サブ命令」で構成される。
は超長命令語（ＶＬＩＷ）アーキテクチャへ移行し始め
ており、このアーキテクチャにおいては、複数の機能ユ
ニットが同時に１つのＶＬＩＷ命令を実行する。ＶＬＩ
Ｗ命令は、典型的に個々の機能ユニットについての演算
を特定する複数の「サブ命令」で構成される。
【０００３】ＶＬＩＷアーキテクチャについての１つの
問題は、例外状態を処理することであり、この例外状態
はハードウェア機能ユニット内で実現されず、代わりに
ソフトウェアにおいてエミュレートされなければならな
い場合、あるいはデータ入力のセットのせいでハードウ
ェア機能ユニットが例外を発生する場合（例えば、０状
態（ｚｅｒｏ ｃｏｎｄｉｔｉｏｎ）による除算、また
はオーバーフロー状態）に起こる。現在のＶＬＩＷアー
キテクチャにおいては、ＶＬＩＷ命令内の１つのサブ命
令のみが例外状態を起したとしても、そのＶＬＩＷ命令
を構成する全てのサブ命令がソフトウェアにおいてエミ
ュレートされなければならない。このことは、コンピュ
ータシステム性能を深刻に低下させる。
問題は、例外状態を処理することであり、この例外状態
はハードウェア機能ユニット内で実現されず、代わりに
ソフトウェアにおいてエミュレートされなければならな
い場合、あるいはデータ入力のセットのせいでハードウ
ェア機能ユニットが例外を発生する場合（例えば、０状
態（ｚｅｒｏ ｃｏｎｄｉｔｉｏｎ）による除算、また
はオーバーフロー状態）に起こる。現在のＶＬＩＷアー
キテクチャにおいては、ＶＬＩＷ命令内の１つのサブ命
令のみが例外状態を起したとしても、そのＶＬＩＷ命令
を構成する全てのサブ命令がソフトウェアにおいてエミ
ュレートされなければならない。このことは、コンピュ
ータシステム性能を深刻に低下させる。
【０００４】さらには、少数のサブ命令のみが例外状態
を起こしたとしても、コンピュータシステムは、全ての
可能性のあるサブ命令をエミュレートするコードを供給
しなければならなず、これはハードウェア内ですでに実
施されたサブ命令をエミュレートするコードの供給を含
む。これらのサブ命令全てのための書き込みコードは、
多くの問題を生み出す。第１に、ハードウェア内ですで
に実現されたサブ命令のために命令を書き込むことは、
経費がかかり、かつ時間の浪費である。第２に、エミュ
レーションの正確性を確実にすることは、より大きな問
題となる。ハードウェア内で実施されていない少数のサ
ブ命令がソフトウェア内で正確にエミュレートされるこ
とを確実にすることでさえ難しいが、ハードウェア内で
すでに実施されたものを含む全てのサブ命令が正確にエ
ミュレートされることを確実にすることは、なおより難
しい。さらに、サブ命令をエミュレートする追加ルーチ
ンの供給はより多くのコンピュータメモリを使用し、こ
のことはキャッシュ性能を低下させ得、より頻繁にペー
ジフォールトを引き起こし得る。
を起こしたとしても、コンピュータシステムは、全ての
可能性のあるサブ命令をエミュレートするコードを供給
しなければならなず、これはハードウェア内ですでに実
施されたサブ命令をエミュレートするコードの供給を含
む。これらのサブ命令全てのための書き込みコードは、
多くの問題を生み出す。第１に、ハードウェア内ですで
に実現されたサブ命令のために命令を書き込むことは、
経費がかかり、かつ時間の浪費である。第２に、エミュ
レーションの正確性を確実にすることは、より大きな問
題となる。ハードウェア内で実施されていない少数のサ
ブ命令がソフトウェア内で正確にエミュレートされるこ
とを確実にすることでさえ難しいが、ハードウェア内で
すでに実施されたものを含む全てのサブ命令が正確にエ
ミュレートされることを確実にすることは、なおより難
しい。さらに、サブ命令をエミュレートする追加ルーチ
ンの供給はより多くのコンピュータメモリを使用し、こ
のことはキャッシュ性能を低下させ得、より頻繁にペー
ジフォールトを引き起こし得る。
【０００５】
【発明が解決しようとする課題】ここで必要されること
は、ＶＬＩＷ命令内の少数のサブ命令のみが実際にソフ
トウェアにおいてエミュレーションを必要とする場合
に、そのＶＬＩＷ命令内の全てのサブ命令がソフトウェ
アにおいてエミュレートされる必要をなくす方法および
装置、ならびにオーバーフローのような例外状態を処理
する効率的な方法である。
は、ＶＬＩＷ命令内の少数のサブ命令のみが実際にソフ
トウェアにおいてエミュレーションを必要とする場合
に、そのＶＬＩＷ命令内の全てのサブ命令がソフトウェ
アにおいてエミュレートされる必要をなくす方法および
装置、ならびにオーバーフローのような例外状態を処理
する効率的な方法である。
【０００６】
【課題を解決するための手段】本発明の１つの局面にお
いて、超長命令語（ＶＬＩＷ）プロセッサにおいてサブ
命令を効率的にエミュレートする方法は、ＶＬＩＷプロ
グラム内のＶＬＩＷ命令の実行中に例外状態を受け取
り、該例外状態が該ＶＬＩＷ命令内の少なくとも１つの
サブ命令がソフトウェアにおいてエミュレーションを必
要とすることを示す工程と、該少なくとも１つのサブ命
令の少なくとも一部をソフトウェアにおいてエミュレー
トする工程であって、該エミュレーションの結果を記憶
する、工程と、該ＶＬＩＷ命令内の、ソフトウェアにお
いてエミュレーションを必要としない残りのサブ命令
を、選択的にハードウェアにおいて実行する工程と、該
ソフトウェアにおいてエミュレートされた少なくとも１
つのサブ命令からの該記憶された結果を、該ハードウェ
アにおいて実行された残りのサブ命令からの結果と組み
合わせる工程と、該ＶＬＩＷプログラムの実行を再開す
る工程とを含む。
いて、超長命令語（ＶＬＩＷ）プロセッサにおいてサブ
命令を効率的にエミュレートする方法は、ＶＬＩＷプロ
グラム内のＶＬＩＷ命令の実行中に例外状態を受け取
り、該例外状態が該ＶＬＩＷ命令内の少なくとも１つの
サブ命令がソフトウェアにおいてエミュレーションを必
要とすることを示す工程と、該少なくとも１つのサブ命
令の少なくとも一部をソフトウェアにおいてエミュレー
トする工程であって、該エミュレーションの結果を記憶
する、工程と、該ＶＬＩＷ命令内の、ソフトウェアにお
いてエミュレーションを必要としない残りのサブ命令
を、選択的にハードウェアにおいて実行する工程と、該
ソフトウェアにおいてエミュレートされた少なくとも１
つのサブ命令からの該記憶された結果を、該ハードウェ
アにおいて実行された残りのサブ命令からの結果と組み
合わせる工程と、該ＶＬＩＷプログラムの実行を再開す
る工程とを含む。
【０００７】本発明の１つの実施形態によると、前記少
なくとも１つのサブ命令の少なくとも一部をソフトウェ
アにおいてエミュレートする工程が、前記ＶＬＩＷプロ
セッサ内の複数のレジスタからのステートを保存する工
程と、該ＶＬＩＷプロセッサを特権モードに設定する工
程と、該エミュレーションを行うためにトラップハンド
ラーを起動する工程とを含む。
なくとも１つのサブ命令の少なくとも一部をソフトウェ
アにおいてエミュレートする工程が、前記ＶＬＩＷプロ
セッサ内の複数のレジスタからのステートを保存する工
程と、該ＶＬＩＷプロセッサを特権モードに設定する工
程と、該エミュレーションを行うためにトラップハンド
ラーを起動する工程とを含む。
【０００８】本発明の１つの実施形態によると、前記複
数のレジスタからのステートを保存する工程が、該ステ
ートを該複数のレジスタと同じ半導体チップ上に位置す
る複数のシャドウレジスタに保存する工程を含む。
数のレジスタからのステートを保存する工程が、該ステ
ートを該複数のレジスタと同じ半導体チップ上に位置す
る複数のシャドウレジスタに保存する工程を含む。
【０００９】本発明の１つの実施形態によると、前記ト
ラップハンドラーを起動する工程が、前記サブ命令のう
ちのどれが例外状態を引き起こしたかを示す例外レジス
タを読み出す工程と、該例外状態を引き起こした該サブ
命令を優先順位に従ってエミュレートする工程とを含
む。
ラップハンドラーを起動する工程が、前記サブ命令のう
ちのどれが例外状態を引き起こしたかを示す例外レジス
タを読み出す工程と、該例外状態を引き起こした該サブ
命令を優先順位に従ってエミュレートする工程とを含
む。
【００１０】本発明の１つの実施形態によると、前記残
りのサブ命令を選択的にハードウェアにおいて実行する
工程が、エミュレートされる必要のない残りのサブ命令
の実行をイネーブルにする工程と、該イネーブルされた
残りのサブ命令のみが実行されるように、前記ＶＬＩＷ
命令を実行する工程と、前記例外状態の処理を進めるた
めに、該ＶＬＩＷ命令が実行された後にトラップを発生
する工程とを含む。
りのサブ命令を選択的にハードウェアにおいて実行する
工程が、エミュレートされる必要のない残りのサブ命令
の実行をイネーブルにする工程と、該イネーブルされた
残りのサブ命令のみが実行されるように、前記ＶＬＩＷ
命令を実行する工程と、前記例外状態の処理を進めるた
めに、該ＶＬＩＷ命令が実行された後にトラップを発生
する工程とを含む。
【００１１】本発明の１つの実施形態によると、前記残
りのサブ命令の実行をイネーブルにする工程が、イネー
ブル信号のパターンをイネーブルレジスタへ記憶し、該
イネーブルレジスタの各ビットが、対応するサブ命令が
イネーブルされるかを示す工程と、該イネーブルレジス
タからの該イネーブル信号のパターンを、前記ＶＬＩＷ
プロセッサ内のハードウェア機能ユニットへ適用し、該
ハードウェア機能ユニットが該イネーブルされたサブ命
令のみを実行する工程とを含む。
りのサブ命令の実行をイネーブルにする工程が、イネー
ブル信号のパターンをイネーブルレジスタへ記憶し、該
イネーブルレジスタの各ビットが、対応するサブ命令が
イネーブルされるかを示す工程と、該イネーブルレジス
タからの該イネーブル信号のパターンを、前記ＶＬＩＷ
プロセッサ内のハードウェア機能ユニットへ適用し、該
ハードウェア機能ユニットが該イネーブルされたサブ命
令のみを実行する工程とを含む。
【００１２】本発明の１つの実施形態によると、前記ソ
フトウェアにおいてエミュレートされる少なくとも１つ
のサブ命令からの、前記記憶された結果を組み合わせる
工程が、該少なくとも１つのサブ命令の該結果を、前記
ＶＬＩＷプロセッサ内のレジスタファイルへ送信する工
程を含む。
フトウェアにおいてエミュレートされる少なくとも１つ
のサブ命令からの、前記記憶された結果を組み合わせる
工程が、該少なくとも１つのサブ命令の該結果を、前記
ＶＬＩＷプロセッサ内のレジスタファイルへ送信する工
程を含む。
【００１３】本発明の１つの実施形態によると、前記少
なくとも１つのサブ命令をソフトウェアにおいてエミュ
レートする工程が、前記残りのサブ命令を選択的にハー
ドウェアにおいてエミュレートする工程の後に起こる。
なくとも１つのサブ命令をソフトウェアにおいてエミュ
レートする工程が、前記残りのサブ命令を選択的にハー
ドウェアにおいてエミュレートする工程の後に起こる。
【００１４】本発明の１つの実施形態によると、前記Ｖ
ＬＩＷ命令内の各サブ命令が、前記ＶＬＩＷプロセッサ
内の演算動作を行うそれぞれのハードウェア機能ユニッ
トを制御する。
ＬＩＷ命令内の各サブ命令が、前記ＶＬＩＷプロセッサ
内の演算動作を行うそれぞれのハードウェア機能ユニッ
トを制御する。
【００１５】本発明の１つの実施形態によると、前記少
なくとも１つのサブ命令の少なくとも一部をソフトウェ
アにおいてエミュレートする工程が、該少なくとも１つ
のサブ命令に対して例外状態を処理する工程を含む。
なくとも１つのサブ命令の少なくとも一部をソフトウェ
アにおいてエミュレートする工程が、該少なくとも１つ
のサブ命令に対して例外状態を処理する工程を含む。
【００１６】本発明の別の局面において、超長命令語
（ＶＬＩＷ）プロセッサにおいてサブ命令を効率的にエ
ミュレートする方法は、ＶＬＩＷプログラム内のＶＬＩ
Ｗ命令の実行中に例外状態を受け取り、該例外状態が該
ＶＬＩＷ命令内の少なくとも１つのサブ命令がソフトウ
ェアにおいてエミュレーションを必要とすることを示す
工程と、該少なくとも１つのサブ命令の少なくとも一部
をソフトウェアにおいてエミュレートする工程であっ
て、該エミュレーションの結果を記憶する、工程と、イ
ネーブル信号のパターンをイネーブルレジスタへ記憶
し、該イネーブルレジスタの各ビットが、対応するサブ
命令がイネーブルされるかを示す工程と、該イネーブル
レジスタからの該イネーブル信号のパターンを、該ＶＬ
ＩＷプロセッサ内のハードウェア機能ユニットへ適用
し、該ハードウェア機能ユニットが該イネーブルされた
サブ命令のみを実行する工程と、該イネーブルされた残
りのサブ命令のみが実行されるように、該ＶＬＩＷ命令
を実行する工程と、該ＶＬＩＷ命令が該例外状態の処理
を進めるために実行された後にトラップを発生する工程
と、該ソフトウェアにおいてエミュレートされた少なく
とも１つのサブ命令からの該記憶された結果を、該ハー
ドウェアにおいて実行された残りのサブ命令からの結果
と組み合わせる工程と、該ＶＬＩＷプログラムの実行を
再開する工程とを含み、該エミュレートする工程が、該
ＶＬＩＷプロセッサ内の複数のレジスタからのステート
を保存する工程と、該ＶＬＩＷプロセッサを特権モード
に設定する工程と、該サブ命令のうちのどれが該例外状
態を引き起こしたかを示す例外レジスタを読み出す工程
と、該例外状態を引き起こした該サブ命令を優先順位に
従ってエミュレートする工程とを含む。
（ＶＬＩＷ）プロセッサにおいてサブ命令を効率的にエ
ミュレートする方法は、ＶＬＩＷプログラム内のＶＬＩ
Ｗ命令の実行中に例外状態を受け取り、該例外状態が該
ＶＬＩＷ命令内の少なくとも１つのサブ命令がソフトウ
ェアにおいてエミュレーションを必要とすることを示す
工程と、該少なくとも１つのサブ命令の少なくとも一部
をソフトウェアにおいてエミュレートする工程であっ
て、該エミュレーションの結果を記憶する、工程と、イ
ネーブル信号のパターンをイネーブルレジスタへ記憶
し、該イネーブルレジスタの各ビットが、対応するサブ
命令がイネーブルされるかを示す工程と、該イネーブル
レジスタからの該イネーブル信号のパターンを、該ＶＬ
ＩＷプロセッサ内のハードウェア機能ユニットへ適用
し、該ハードウェア機能ユニットが該イネーブルされた
サブ命令のみを実行する工程と、該イネーブルされた残
りのサブ命令のみが実行されるように、該ＶＬＩＷ命令
を実行する工程と、該ＶＬＩＷ命令が該例外状態の処理
を進めるために実行された後にトラップを発生する工程
と、該ソフトウェアにおいてエミュレートされた少なく
とも１つのサブ命令からの該記憶された結果を、該ハー
ドウェアにおいて実行された残りのサブ命令からの結果
と組み合わせる工程と、該ＶＬＩＷプログラムの実行を
再開する工程とを含み、該エミュレートする工程が、該
ＶＬＩＷプロセッサ内の複数のレジスタからのステート
を保存する工程と、該ＶＬＩＷプロセッサを特権モード
に設定する工程と、該サブ命令のうちのどれが該例外状
態を引き起こしたかを示す例外レジスタを読み出す工程
と、該例外状態を引き起こした該サブ命令を優先順位に
従ってエミュレートする工程とを含む。
【００１７】本発明の１つの実施形態によると、超長命
令語（ＶＬＩＷ）プロセッサにおいてサブ命令を効率的
にエミュレートする装置は、該ＶＬＩＷ命令を含むＶＬ
ＩＷプログラムを実行するＶＬＩＷプロセッサと、該Ｖ
ＬＩＷ命令の少なくとも１つのサブ命令がソフトウェア
においてエミュレーションを必要とする場合、該ＶＬＩ
Ｗ命令の実行中に例外を発生するように構成される、例
外発生機構と、該少なくとも１つのサブ命令の少なくと
も一部をソフトウェアにおいてエミュレートし、該エミ
ュレーションの結果を記憶するように構成される、エミ
ュレーション機構と、該ＶＬＩＷプロセッサ内のハード
ウェア機能ユニットを選択的にイネーブルにし、該ＶＬ
ＩＷ命令内の、ソフトウェアにおいてエミュレーション
を必要としない残りのサブ命令を実行するように構成さ
れる、イネーブル機構と、該ソフトウェアにおいてエミ
ュレートされた少なくとも１つのサブ命令からの該記憶
された結果を、該ハードウェアにおいて実行された残り
のサブ命令からの結果と組み合わせるように構成される
組み合わせ機構とを含む。
令語（ＶＬＩＷ）プロセッサにおいてサブ命令を効率的
にエミュレートする装置は、該ＶＬＩＷ命令を含むＶＬ
ＩＷプログラムを実行するＶＬＩＷプロセッサと、該Ｖ
ＬＩＷ命令の少なくとも１つのサブ命令がソフトウェア
においてエミュレーションを必要とする場合、該ＶＬＩ
Ｗ命令の実行中に例外を発生するように構成される、例
外発生機構と、該少なくとも１つのサブ命令の少なくと
も一部をソフトウェアにおいてエミュレートし、該エミ
ュレーションの結果を記憶するように構成される、エミ
ュレーション機構と、該ＶＬＩＷプロセッサ内のハード
ウェア機能ユニットを選択的にイネーブルにし、該ＶＬ
ＩＷ命令内の、ソフトウェアにおいてエミュレーション
を必要としない残りのサブ命令を実行するように構成さ
れる、イネーブル機構と、該ソフトウェアにおいてエミ
ュレートされた少なくとも１つのサブ命令からの該記憶
された結果を、該ハードウェアにおいて実行された残り
のサブ命令からの結果と組み合わせるように構成される
組み合わせ機構とを含む。
【００１８】本発明の１つの実施形態によると、前記エ
ミュレーション機構が、前記ＶＬＩＷプロセッサ内の複
数のレジスタからのステートを保存し、該ＶＬＩＷプロ
セッサを特権モードに設定し、該エミュレーションを行
うためにトラップハンドラーを起動するように構成され
る。
ミュレーション機構が、前記ＶＬＩＷプロセッサ内の複
数のレジスタからのステートを保存し、該ＶＬＩＷプロ
セッサを特権モードに設定し、該エミュレーションを行
うためにトラップハンドラーを起動するように構成され
る。
【００１９】本発明の１つの実施形態によると、前記複
数のレジスタと同じ半導体チップ上に位置し、該複数の
レジスタからのステート情報を保存する複数のシャドウ
レジスタをさらに含む。
数のレジスタと同じ半導体チップ上に位置し、該複数の
レジスタからのステート情報を保存する複数のシャドウ
レジスタをさらに含む。
【００２０】本発明の１つの実施形態によると、前記エ
ミュレーション機構が、さらに、前記サブ命令のうちの
どれが前記例外状態を引き起こしたかを示す例外レジス
タを読み出し、該例外を引き起こしたサブ命令を優先順
位に従ってエミュレートする、ように構成される。
ミュレーション機構が、さらに、前記サブ命令のうちの
どれが前記例外状態を引き起こしたかを示す例外レジス
タを読み出し、該例外を引き起こしたサブ命令を優先順
位に従ってエミュレートする、ように構成される。
【００２１】本発明の１つの実施形態によると、前記Ｖ
ＬＩＷ命令が、前記ＶＬＩＷ命令内の、ソフトウェアに
おいてエミュレーションを必要としない残りのサブ命令
を実行した後に、トラップを発生するように構成され
る、トラップ発生機構をさらに含む。
ＬＩＷ命令が、前記ＶＬＩＷ命令内の、ソフトウェアに
おいてエミュレーションを必要としない残りのサブ命令
を実行した後に、トラップを発生するように構成され
る、トラップ発生機構をさらに含む。
【００２２】本発明の１つの実施形態によると、前記イ
ネーブル機構が、イネーブル信号のパターンをイネーブ
ルレジスタへ記憶し、該イネーブルレジスタの各ビット
が、対応するサブ命令がイネーブルされるかを示し、該
イネーブルレジスタからの該イネーブル信号のパターン
を、前記ＶＬＩＷプロセッサ内の複数のハードウェア機
能ユニットに適用し、該複数のハードウェア機能ユニッ
トが該イネーブルされたサブ命令のみを実行するように
構成される。
ネーブル機構が、イネーブル信号のパターンをイネーブ
ルレジスタへ記憶し、該イネーブルレジスタの各ビット
が、対応するサブ命令がイネーブルされるかを示し、該
イネーブルレジスタからの該イネーブル信号のパターン
を、前記ＶＬＩＷプロセッサ内の複数のハードウェア機
能ユニットに適用し、該複数のハードウェア機能ユニッ
トが該イネーブルされたサブ命令のみを実行するように
構成される。
【００２３】本発明の１つの実施形態によると、前記組
み合わせ機構が、前記ソフトウェアにおいてエミュレー
トされた少なくとも１つのサブ命令の前記結果を、前記
ＶＬＩＷプロセッサ内のレジスタファイルへ送信するよ
うに構成される。
み合わせ機構が、前記ソフトウェアにおいてエミュレー
トされた少なくとも１つのサブ命令の前記結果を、前記
ＶＬＩＷプロセッサ内のレジスタファイルへ送信するよ
うに構成される。
【００２４】本発明の１つの実施形態によると、前記Ｖ
ＬＩＷ命令内の各サブ命令が、前記ＶＬＩＷプロセッサ
内の演算動作を行うそれぞれのハードウェア機能ユニッ
トを制御する。
ＬＩＷ命令内の各サブ命令が、前記ＶＬＩＷプロセッサ
内の演算動作を行うそれぞれのハードウェア機能ユニッ
トを制御する。
【００２５】本発明の１つの実施形態によると、前記エ
ミュレーション機構が、前記少なくとも１つのサブ命令
の例外状態を処理するように構成される。
ミュレーション機構が、前記少なくとも１つのサブ命令
の例外状態を処理するように構成される。
【００２６】本発明のさらに別の局面において、超長命
令語（ＶＬＩＷ）命令内のサブ命令を効率的にエミュレ
ートする装置は、該ＶＬＩＷ命令を含むＶＬＩＷプログ
ラムを実行するＶＬＩＷプロセッサと、該ＶＬＩＷ命令
の少なくとも１つのサブ命令がソフトウェアにおいてエ
ミュレーションを必要とする場合、該ＶＬＩＷ命令の実
行中に例外を発生するように構成される、例外発生機構
と、該少なくとも１つのサブ命令の少なくとも一部をソ
フトウェアにおいてエミュレートし、該エミュレーショ
ンの結果を記憶するように構成される、エミュレーショ
ン機構と、該ＶＬＩＷプロセッサ内のハードウェア機能
ユニットを選択的にイネーブルにし、該ＶＬＩＷ命令内
の、ソフトウェアにおいてエミュレーションを必要とし
ない残りのサブ命令のみを実行するように構成される、
イネーブル機構と、該ＶＬＩＷ命令が、該ＶＬＩＷ命令
内の、ソフトウェアにおいてエミュレーションを必要と
しない残りのサブ命令を実行した後に、トラップを発生
するように構成される、トラップ発生機構と、該ソフト
ウェアにおいてエミュレートされた少なくとも１つのサ
ブ命令からの該記憶された結果を、該ハードウェアにお
いて実行された残りのサブ命令からの結果と組み合わせ
る組み合わせ機構とを含み、該エミュレーション機構
は、該ＶＬＩＷプロセッサ内の複数のレジスタからのス
テートを保存し、該ＶＬＩＷプロセッサを特権モードに
設定し、該サブ命令のうちのどれが該例外状態を引き起
こしたかを示す例外レジスタを読み出し、該例外状態を
引き起こしたサブ命令を優先順位に従ってエミュレート
するように構成され、該イネーブル機構は、イネーブル
信号のパターンをイネーブルレジスタへ記憶し、該イネ
ーブルレジスタの各ビットが、対応するサブ命令がイネ
ーブルされるかを示し、該イネーブルレジスタからの該
イネーブル信号のパターンを、該ＶＬＩＷプロセッサ内
の該ハードウェア機能ユニットに適用し、該ハードウェ
ア機能ユニットが該イネーブルされたサブ命令のみを実
行するように構成される。
令語（ＶＬＩＷ）命令内のサブ命令を効率的にエミュレ
ートする装置は、該ＶＬＩＷ命令を含むＶＬＩＷプログ
ラムを実行するＶＬＩＷプロセッサと、該ＶＬＩＷ命令
の少なくとも１つのサブ命令がソフトウェアにおいてエ
ミュレーションを必要とする場合、該ＶＬＩＷ命令の実
行中に例外を発生するように構成される、例外発生機構
と、該少なくとも１つのサブ命令の少なくとも一部をソ
フトウェアにおいてエミュレートし、該エミュレーショ
ンの結果を記憶するように構成される、エミュレーショ
ン機構と、該ＶＬＩＷプロセッサ内のハードウェア機能
ユニットを選択的にイネーブルにし、該ＶＬＩＷ命令内
の、ソフトウェアにおいてエミュレーションを必要とし
ない残りのサブ命令のみを実行するように構成される、
イネーブル機構と、該ＶＬＩＷ命令が、該ＶＬＩＷ命令
内の、ソフトウェアにおいてエミュレーションを必要と
しない残りのサブ命令を実行した後に、トラップを発生
するように構成される、トラップ発生機構と、該ソフト
ウェアにおいてエミュレートされた少なくとも１つのサ
ブ命令からの該記憶された結果を、該ハードウェアにお
いて実行された残りのサブ命令からの結果と組み合わせ
る組み合わせ機構とを含み、該エミュレーション機構
は、該ＶＬＩＷプロセッサ内の複数のレジスタからのス
テートを保存し、該ＶＬＩＷプロセッサを特権モードに
設定し、該サブ命令のうちのどれが該例外状態を引き起
こしたかを示す例外レジスタを読み出し、該例外状態を
引き起こしたサブ命令を優先順位に従ってエミュレート
するように構成され、該イネーブル機構は、イネーブル
信号のパターンをイネーブルレジスタへ記憶し、該イネ
ーブルレジスタの各ビットが、対応するサブ命令がイネ
ーブルされるかを示し、該イネーブルレジスタからの該
イネーブル信号のパターンを、該ＶＬＩＷプロセッサ内
の該ハードウェア機能ユニットに適用し、該ハードウェ
ア機能ユニットが該イネーブルされたサブ命令のみを実
行するように構成される。
【００２７】本発明のさらに別の局面において、超長命
令語（ＶＬＩＷ）命令内のサブ命令を効率的にエミュレ
ートするコンピュータシステムは、二次的なストレージ
デバイスと、該ＶＬＩＷ命令を含むＶＬＩＷプログラム
を実行するＶＬＩＷプロセッサと、該ＶＬＩＷ命令の少
なくとも１つのサブ命令がソフトウェアにおいてエミュ
レーションを必要とする場合、該ＶＬＩＷ命令の実行中
に例外を発生するように構成される、該ＶＬＩＷプロセ
ッサ内の例外発生機構と、該少なくとも１つのサブ命令
の少なくとも一部をソフトウェアにおいてエミュレート
し、該エミュレーションの結果を記憶するように構成さ
れる、該ＶＬＩＷプロセッサ内のエミュレーション機構
と、該ＶＬＩＷプロセッサ内のハードウェア機能ユニッ
トを選択的にイネーブルにし、該ＶＬＩＷ命令内の、ソ
フトウェアにおいてエミュレーションを必要としない残
りのサブ命令のみを実行するように構成される、該ＶＬ
ＩＷプロセッサ内のイネーブル機構と、該ソフトウェア
においてエミュレートされた少なくとも１つのサブ命令
からの該記憶された結果を、該ハードウェアにおいて実
行された残りのサブ命令からの結果と組み合わせるよう
に構成される、該ＶＬＩＷプロセッサ内の組み合わせ機
構とを含む。
令語（ＶＬＩＷ）命令内のサブ命令を効率的にエミュレ
ートするコンピュータシステムは、二次的なストレージ
デバイスと、該ＶＬＩＷ命令を含むＶＬＩＷプログラム
を実行するＶＬＩＷプロセッサと、該ＶＬＩＷ命令の少
なくとも１つのサブ命令がソフトウェアにおいてエミュ
レーションを必要とする場合、該ＶＬＩＷ命令の実行中
に例外を発生するように構成される、該ＶＬＩＷプロセ
ッサ内の例外発生機構と、該少なくとも１つのサブ命令
の少なくとも一部をソフトウェアにおいてエミュレート
し、該エミュレーションの結果を記憶するように構成さ
れる、該ＶＬＩＷプロセッサ内のエミュレーション機構
と、該ＶＬＩＷプロセッサ内のハードウェア機能ユニッ
トを選択的にイネーブルにし、該ＶＬＩＷ命令内の、ソ
フトウェアにおいてエミュレーションを必要としない残
りのサブ命令のみを実行するように構成される、該ＶＬ
ＩＷプロセッサ内のイネーブル機構と、該ソフトウェア
においてエミュレートされた少なくとも１つのサブ命令
からの該記憶された結果を、該ハードウェアにおいて実
行された残りのサブ命令からの結果と組み合わせるよう
に構成される、該ＶＬＩＷプロセッサ内の組み合わせ機
構とを含む。
【００２８】本発明の１つの実施形態は、超長命令語
（ＶＬＩＷ）プロセッサにおいてサブ命令を効率的にエ
ミュレートするシステムを提供する。このシステムは、
ＶＬＩＷプログラム内のＶＬＩＷ命令の実行中に例外状
態を受け取ることにより動作する。この例外状態は、Ｖ
ＬＩＷ命令内の少なくとも１つのサブ命令がソフトウェ
アアシスタンスまたはソフトウェアにおいてエミュレー
ションを必要とすることを示す。この例外状態を処理す
る際、システムはソフトウェアにおいてエミュレーショ
ンを必要とするサブ命令をエミュレートし、その結果を
記憶する。システムは、ＶＬＩＷ命令内のいかなる残り
のサブ命令（ソフトウェアにおいてエミュレーションを
必要としないサブ命令）をもまた、選択的にハードウェ
アにおいて実行する。システムは、最後にソフトウェア
においてエミュレートされたサブ命令からの結果をハー
ドウェアにおいて実行された残りのサブ命令からの結果
と組み合わせし、ＶＬＩＷプログラムの実行を再開す
る。
（ＶＬＩＷ）プロセッサにおいてサブ命令を効率的にエ
ミュレートするシステムを提供する。このシステムは、
ＶＬＩＷプログラム内のＶＬＩＷ命令の実行中に例外状
態を受け取ることにより動作する。この例外状態は、Ｖ
ＬＩＷ命令内の少なくとも１つのサブ命令がソフトウェ
アアシスタンスまたはソフトウェアにおいてエミュレー
ションを必要とすることを示す。この例外状態を処理す
る際、システムはソフトウェアにおいてエミュレーショ
ンを必要とするサブ命令をエミュレートし、その結果を
記憶する。システムは、ＶＬＩＷ命令内のいかなる残り
のサブ命令（ソフトウェアにおいてエミュレーションを
必要としないサブ命令）をもまた、選択的にハードウェ
アにおいて実行する。システムは、最後にソフトウェア
においてエミュレートされたサブ命令からの結果をハー
ドウェアにおいて実行された残りのサブ命令からの結果
と組み合わせし、ＶＬＩＷプログラムの実行を再開す
る。
【００２９】本発明の１つの局面によると、エミュレー
ションプロセスは、ＶＬＩＷプロセッサ内の複数のレジ
スタからステートを保存する工程と、ＶＬＩＷプロセッ
サを特権モードに設定する工程と、エミュレーションを
行うトラップハンドラーを起動する工程とを含む。トラ
ップハンドラーを起動する工程は、どのサブ命令が例外
状態を引き起こしたかを示す例外レジスタを読み出す工
程と、その後優先順位に従って例外状態を引き起こした
サブ命令をエミュレートする工程とを含み得る。
ションプロセスは、ＶＬＩＷプロセッサ内の複数のレジ
スタからステートを保存する工程と、ＶＬＩＷプロセッ
サを特権モードに設定する工程と、エミュレーションを
行うトラップハンドラーを起動する工程とを含む。トラ
ップハンドラーを起動する工程は、どのサブ命令が例外
状態を引き起こしたかを示す例外レジスタを読み出す工
程と、その後優先順位に従って例外状態を引き起こした
サブ命令をエミュレートする工程とを含み得る。
【００３０】本発明の１つの局面によると、エミュレー
トされる必要ない残りのサブ命令を選択的にハードウェ
アにおいて実行する工程は、ハードウェア機能ユニット
が残りのサブ命令を実行することをイネーブルにする工
程を選択的に含む。これは、イネーブル信号のパターン
をイネーブルレジスタへ記憶することにより成し遂げら
れ得、ここでイネーブルレジスタの各ビットは、対応す
るサブ命令の対応するハードウェア機能ユニットがイネ
ーブルされるかを示す。このイネーブル信号のパターン
は、ＶＬＩＷプロセッサ内のハードウェア機能ユニット
に適用され、ハードウェア機能ユニットがイネーブルさ
れたサブ命令のみを実行する。次に、ＶＬＩＷ命令は、
残りのサブ命令（ソフトウェアにおいてエミュレートさ
れていないもの）のみがハードウェアにおいて実行され
るように、実行される。ＶＬＩＷ命令が実行された後、
例外状態の処理を完了するためにトラップが発生する。
トされる必要ない残りのサブ命令を選択的にハードウェ
アにおいて実行する工程は、ハードウェア機能ユニット
が残りのサブ命令を実行することをイネーブルにする工
程を選択的に含む。これは、イネーブル信号のパターン
をイネーブルレジスタへ記憶することにより成し遂げら
れ得、ここでイネーブルレジスタの各ビットは、対応す
るサブ命令の対応するハードウェア機能ユニットがイネ
ーブルされるかを示す。このイネーブル信号のパターン
は、ＶＬＩＷプロセッサ内のハードウェア機能ユニット
に適用され、ハードウェア機能ユニットがイネーブルさ
れたサブ命令のみを実行する。次に、ＶＬＩＷ命令は、
残りのサブ命令（ソフトウェアにおいてエミュレートさ
れていないもの）のみがハードウェアにおいて実行され
るように、実行される。ＶＬＩＷ命令が実行された後、
例外状態の処理を完了するためにトラップが発生する。
【００３１】
【発明の実施の形態】以下の説明は、当業者が本発明を
生産および使用することができるように示されており、
特定の用途のコンテクストおよびその要件において提供
される。開示される実施形態に対する多様な改変は、当
業者にとって明らかであり、本明細書中において定義さ
れる基本原理が、本発明の精神および範囲から逸脱する
ことなく他の実施形態および用途に適用され得る。従っ
て、本発明は、示される実施形態に限定されることを意
図せず、本明細書中に開示される原理および特徴と一致
する最大の範囲が与えられる。
生産および使用することができるように示されており、
特定の用途のコンテクストおよびその要件において提供
される。開示される実施形態に対する多様な改変は、当
業者にとって明らかであり、本明細書中において定義さ
れる基本原理が、本発明の精神および範囲から逸脱する
ことなく他の実施形態および用途に適用され得る。従っ
て、本発明は、示される実施形態に限定されることを意
図せず、本明細書中に開示される原理および特徴と一致
する最大の範囲が与えられる。
【００３２】（コンピュータシステム）図１は、本発明
の実施形態によるＶＬＩＷ命令を実行するコンピュータ
システムを示す。図１に示すコンピュータシステムは、
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）１５
０に接続される半導体チップ１００を含む。ＤＲＡＭ１
５０は、半導体チップ１００上に位置するＶＬＩＷプロ
セッサ１０１により実行されるコードおよびデータを記
憶する、任意のタイプのランダムアクセスメモリを含み
得る。
の実施形態によるＶＬＩＷ命令を実行するコンピュータ
システムを示す。図１に示すコンピュータシステムは、
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）１５
０に接続される半導体チップ１００を含む。ＤＲＡＭ１
５０は、半導体チップ１００上に位置するＶＬＩＷプロ
セッサ１０１により実行されるコードおよびデータを記
憶する、任意のタイプのランダムアクセスメモリを含み
得る。
【００３３】半導体チップ１００は、ＶＬＩＷプロセッ
サ１０１を実現するための回路機構を含む。この回路機
構は、命令キャッシュ１０２、整列器（ａｌｉｇｎｅ
ｒ）１０４、命令バッファ１０６、パイプライン制御ユ
ニット１０８、データキャッシュ１３４、およびレジス
タファイル１１０、１１２、１１４および１１６を含
む。ＶＬＩＷプロセッサ１０１は、付加的に汎用機能ユ
ニット１１８、１２０、１２２および１２４を含む。こ
れらの汎用機能ユニットは、例外レジスタ１２６、１２
８、１３０および１３２にそれぞれ接続される。
サ１０１を実現するための回路機構を含む。この回路機
構は、命令キャッシュ１０２、整列器（ａｌｉｇｎｅ
ｒ）１０４、命令バッファ１０６、パイプライン制御ユ
ニット１０８、データキャッシュ１３４、およびレジス
タファイル１１０、１１２、１１４および１１６を含
む。ＶＬＩＷプロセッサ１０１は、付加的に汎用機能ユ
ニット１１８、１２０、１２２および１２４を含む。こ
れらの汎用機能ユニットは、例外レジスタ１２６、１２
８、１３０および１３２にそれぞれ接続される。
【００３４】ＶＬＩＷプロセッサ１０１の動作の間、Ｖ
ＬＩＷ命令はＤＲＡＭ１５０から命令キャッシュ１０２
へフェッチされる。命令キャッシュ１０２は、ＶＬＩＷ
命令を記憶する任意のタイプのキャッシュメモリ（指向
性マッピング命令キャッシュまたはセットアソシエイテ
ィブ命令キャッシュを含む）を含み得る。ＶＬＩＷ命令
は整列器１０４へ送られ、この整列器１０４は命令を命
令バッファ１０６へ送る前に整列機能を行う。この整列
は、ＶＬＩＷ命令にとって必要であり得る。なぜなら、
ＶＬＩＷ命令が命令キャッシュ１０２に起因する場合
に、ＶＬＩＷ命令内のサブ命令が適切に整列していない
かもしれないためである。整列器１０４は、そのような
整列が必要である場合に、サブ命令が整列したままであ
ることを確実にする。
ＬＩＷ命令はＤＲＡＭ１５０から命令キャッシュ１０２
へフェッチされる。命令キャッシュ１０２は、ＶＬＩＷ
命令を記憶する任意のタイプのキャッシュメモリ（指向
性マッピング命令キャッシュまたはセットアソシエイテ
ィブ命令キャッシュを含む）を含み得る。ＶＬＩＷ命令
は整列器１０４へ送られ、この整列器１０４は命令を命
令バッファ１０６へ送る前に整列機能を行う。この整列
は、ＶＬＩＷ命令にとって必要であり得る。なぜなら、
ＶＬＩＷ命令が命令キャッシュ１０２に起因する場合
に、ＶＬＩＷ命令内のサブ命令が適切に整列していない
かもしれないためである。整列器１０４は、そのような
整列が必要である場合に、サブ命令が整列したままであ
ることを確実にする。
【００３５】命令バッファ１０６は、複数のＶＬＩＷ命
令のためのストレージを含む。各ＶＬＩＷ命令は複数の
サブ命令で構成されることを想起されたい。現在実行中
のＶＬＩＷ命令のサブ命令は、対応する汎用機能ユニッ
ト１１８、１２０、１２２および１２４へ送られる。
令のためのストレージを含む。各ＶＬＩＷ命令は複数の
サブ命令で構成されることを想起されたい。現在実行中
のＶＬＩＷ命令のサブ命令は、対応する汎用機能ユニッ
ト１１８、１２０、１２２および１２４へ送られる。
【００３６】汎用機能ユニット１１８、１２０、１２２
および１２４は、レジスタファイル１１０、１１２、１
１４および１１６からのデータ上で算術動作を行うため
の回路機構をそれぞれ含む。汎用機能ユニット１１８、
１２０、１２２および１２４は、フローティングポイン
ト、固定ポイント、整数および飽和データタイプを含
む、多くのデータタイプ上で算術動作を支援する。飽和
データタイプは、典型的には制御信号を特定するために
用いられる。飽和変数は、最高値よりも上にインクリメ
ントされるときには、その最高値のままとなり、最低値
よりも下にデクリメントされるときには、その最低値の
ままとなる。従って、算術動作中のラップアラウンドに
より起こる制御信号における突然のスイングによる問題
が避けられる。
および１２４は、レジスタファイル１１０、１１２、１
１４および１１６からのデータ上で算術動作を行うため
の回路機構をそれぞれ含む。汎用機能ユニット１１８、
１２０、１２２および１２４は、フローティングポイン
ト、固定ポイント、整数および飽和データタイプを含
む、多くのデータタイプ上で算術動作を支援する。飽和
データタイプは、典型的には制御信号を特定するために
用いられる。飽和変数は、最高値よりも上にインクリメ
ントされるときには、その最高値のままとなり、最低値
よりも下にデクリメントされるときには、その最低値の
ままとなる。従って、算術動作中のラップアラウンドに
より起こる制御信号における突然のスイングによる問題
が避けられる。
【００３７】汎用機能ユニット１１８、１２０、１２２
および１２４は、多くの共通した算術動作およびデータ
操作動作（加算、積算およびシフト動作、ならびにビッ
ト抽出およびバイトシャッフル動作を含む）を行う。汎
用機能ユニット１１８は、汎用機能ユニット１２０、１
２２および１２４とは異なることに注目されたい。なぜ
なら、汎用機能ユニット１１８は付加的に、ロード、記
憶および分岐命令を対処し、ＶＬＩＷプロセッサ１０１
内のフロー制御およびデータ移動を促進する。
および１２４は、多くの共通した算術動作およびデータ
操作動作（加算、積算およびシフト動作、ならびにビッ
ト抽出およびバイトシャッフル動作を含む）を行う。汎
用機能ユニット１１８は、汎用機能ユニット１２０、１
２２および１２４とは異なることに注目されたい。なぜ
なら、汎用機能ユニット１１８は付加的に、ロード、記
憶および分岐命令を対処し、ＶＬＩＷプロセッサ１０１
内のフロー制御およびデータ移動を促進する。
【００３８】レジスタファイル１１０、１１２、１１４
および１１６は、関連付けられた汎用機能ユニット１１
８、１２０、１２２および１２４により操作されるデー
タをそれぞれ含む。多くのレジスタは、レジスタファイ
ル１１０、１１２、１１４および１１６に対してローカ
ルであり、ならびに多くのレジスタが複数のレジスタフ
ァイルの間で共有される。本発明の１つの実施形態にお
いて、所定のレジスタファイルは、１２８個のビジブル
レジスタのうち、９６個の共有レジスタおよび３２個の
ローカルレジスタを含む。
および１１６は、関連付けられた汎用機能ユニット１１
８、１２０、１２２および１２４により操作されるデー
タをそれぞれ含む。多くのレジスタは、レジスタファイ
ル１１０、１１２、１１４および１１６に対してローカ
ルであり、ならびに多くのレジスタが複数のレジスタフ
ァイルの間で共有される。本発明の１つの実施形態にお
いて、所定のレジスタファイルは、１２８個のビジブル
レジスタのうち、９６個の共有レジスタおよび３２個の
ローカルレジスタを含む。
【００３９】ＶＬＩＷプログラムにより操作されるデー
タは、ＤＲＡＭ１５０からデータキャッシュ１３４へ流
れる。データキャッシュ１３４は、ＶＬＩＷプロセッサ
１０１により実行されるデータを記憶する任意のタイプ
のキャッシュメモリ（セット連想または指向性マッピン
グキャッシュメモリを含む）を含み得る。ロード動作
中、データはデータキャッシュ１３４からレジスタファ
イル１１０、１１２、１１４および１１６へ送信され
る。記憶動作中、データはレジスタファイル１１０、１
１２、１１４および１１６からデータキャッシュ１３４
へ書き込まれ、最終的にはＤＲＡＭ１５０へ戻る。
タは、ＤＲＡＭ１５０からデータキャッシュ１３４へ流
れる。データキャッシュ１３４は、ＶＬＩＷプロセッサ
１０１により実行されるデータを記憶する任意のタイプ
のキャッシュメモリ（セット連想または指向性マッピン
グキャッシュメモリを含む）を含み得る。ロード動作
中、データはデータキャッシュ１３４からレジスタファ
イル１１０、１１２、１１４および１１６へ送信され
る。記憶動作中、データはレジスタファイル１１０、１
１２、１１４および１１６からデータキャッシュ１３４
へ書き込まれ、最終的にはＤＲＡＭ１５０へ戻る。
【００４０】図１に示すＶＬＩＷプロセッサ１０１は、
パイプラインプロセッサであることに注目されたい。こ
のことは、ＶＬＩＷプログラムの実行中、いかなる所定
の時点においても、複数のＶＬＩＷ命令が同時に実行し
ているように、ＶＬＩＷ命令は段階付けられていること
を意味する。
パイプラインプロセッサであることに注目されたい。こ
のことは、ＶＬＩＷプログラムの実行中、いかなる所定
の時点においても、複数のＶＬＩＷ命令が同時に実行し
ているように、ＶＬＩＷ命令は段階付けられていること
を意味する。
【００４１】パイプライン実行は、パイプライン制御ユ
ニット１０８により制御される。パイプライン制御ユニ
ット１０８は、ＶＬＩＷプロセッサ１０１を介して命令
の移動を制御し、例外状態（例えば、割込みおよびトラ
ップ）を付加的に制御する。このことは、ＶＬＩＷ命令
内の少なくとも１つのサブ命令がソフトウェアにおいて
エミュレーションを必要とする例外状態を対処する工程
を含む。
ニット１０８により制御される。パイプライン制御ユニ
ット１０８は、ＶＬＩＷプロセッサ１０１を介して命令
の移動を制御し、例外状態（例えば、割込みおよびトラ
ップ）を付加的に制御する。このことは、ＶＬＩＷ命令
内の少なくとも１つのサブ命令がソフトウェアにおいて
エミュレーションを必要とする例外状態を対処する工程
を含む。
【００４２】汎用機能ユニット１１８、１２０、１２２
および１２４の１つにおいて例外状態が起こった場合、
この例外状態により対応するビットは対応する例外レジ
スタ１２６、１２８、１３０および１３２の１つにそれ
ぞれセットされる。例外状態の各異なるタイプについ
て、各例外レジスタ内に異なるビットがあることに注目
されたい。例えば、１つの例外状態は、現在のサブ命令
がソフトウェアにおいてエミュレーションを必要とする
ことを示し得、別の例外状態は対応するサブ命令が算術
動作中にオーバーフローを引き起こしたことを示し得
る。
および１２４の１つにおいて例外状態が起こった場合、
この例外状態により対応するビットは対応する例外レジ
スタ１２６、１２８、１３０および１３２の１つにそれ
ぞれセットされる。例外状態の各異なるタイプについ
て、各例外レジスタ内に異なるビットがあることに注目
されたい。例えば、１つの例外状態は、現在のサブ命令
がソフトウェアにおいてエミュレーションを必要とする
ことを示し得、別の例外状態は対応するサブ命令が算術
動作中にオーバーフローを引き起こしたことを示し得
る。
【００４３】所定のサブ命令の実行中に、複数の例外状
態が起こり得ることにもまた注目されたい。これは、例
外レジスタ内の複数のビットが同じサブ命令によりセッ
トされ得ることを意味する。一連のＯＲゲート１３５、
１３６、１３８、１４０および１４４は、例外レジスタ
１２６、１２８、１３０および１３２の内容を、１つの
例外信号１４６へ集めるために用いられ、この例外信号
１４６はパイプライン制御ユニット１０８へ送られる。
より具体的には、例外レジスタ１２６のビットはＯＲゲ
ート１３５の入力へ送られ、例外レジスタ１２８のビッ
トはＯＲゲート１３６の入力へ送られ、例外レジスタ１
３０のビットはＯＲゲート１３８の入力へ送られ、例外
レジスタ１３２のビットはＯＲゲート１４０の入力へ送
られる。次に、ＯＲゲート１３５、１３６、１３８およ
び１４０の出力はＯＲゲート１４４の入力へ送られる。
最後に、ＯＲゲート１４４の出力は例外信号１４６とな
り、これはパイプライン制御ユニット１０８の入力へ送
られる。
態が起こり得ることにもまた注目されたい。これは、例
外レジスタ内の複数のビットが同じサブ命令によりセッ
トされ得ることを意味する。一連のＯＲゲート１３５、
１３６、１３８、１４０および１４４は、例外レジスタ
１２６、１２８、１３０および１３２の内容を、１つの
例外信号１４６へ集めるために用いられ、この例外信号
１４６はパイプライン制御ユニット１０８へ送られる。
より具体的には、例外レジスタ１２６のビットはＯＲゲ
ート１３５の入力へ送られ、例外レジスタ１２８のビッ
トはＯＲゲート１３６の入力へ送られ、例外レジスタ１
３０のビットはＯＲゲート１３８の入力へ送られ、例外
レジスタ１３２のビットはＯＲゲート１４０の入力へ送
られる。次に、ＯＲゲート１３５、１３６、１３８およ
び１４０の出力はＯＲゲート１４４の入力へ送られる。
最後に、ＯＲゲート１４４の出力は例外信号１４６とな
り、これはパイプライン制御ユニット１０８の入力へ送
られる。
【００４４】例外信号１４６は、例外レジスタ１２６、
１２８、１３０および１３２内の任意のビットがアサー
トされる場合はいつでも、アサートされる。アサートさ
れた例外信号１４６に応答して、パイプライン制御ユニ
ット１０８は例外ハンドリングプロセスを起動する。こ
の例外ハンドリングプロセスは、どのタイプの例外が起
こったかを決定するために、（中でも特に）例外レジス
タ１２６、１２８、１３０および１３２を読み出す工程
を含む。
１２８、１３０および１３２内の任意のビットがアサー
トされる場合はいつでも、アサートされる。アサートさ
れた例外信号１４６に応答して、パイプライン制御ユニ
ット１０８は例外ハンドリングプロセスを起動する。こ
の例外ハンドリングプロセスは、どのタイプの例外が起
こったかを決定するために、（中でも特に）例外レジス
タ１２６、１２８、１３０および１３２を読み出す工程
を含む。
【００４５】図１に示すＶＬＩＷプロセッサ１０１は単
一の半導体チップ上に存在するが、本発明は単一の半導
体チップ上に全体的に適合するＶＬＩＷプロセッサに限
定されず、むしろ任意のタイプのＶＬＩＷプロセッサに
適用され、複数の半導体チップに広がるものにさえも適
用される。
一の半導体チップ上に存在するが、本発明は単一の半導
体チップ上に全体的に適合するＶＬＩＷプロセッサに限
定されず、むしろ任意のタイプのＶＬＩＷプロセッサに
適用され、複数の半導体チップに広がるものにさえも適
用される。
【００４６】（ＶＬＩＷ命令）図２は、本発明の実施形
態による１つのＶＬＩＷ命令２００を示す。ＶＬＩＷ命
令２００は、４つのサブ命令２０２、２０４、２０６お
よび２０８を含む。サブ命令２０２は、汎用機能ユニッ
ト１１８のロード動作を特定するロードサブ命令であ
る。このロード動作は、データをＤＲＡＭ１５０からレ
ジスタファイル１１０、１１２、１１４および１１６内
の少なくとも１つのレジスタへ移動する。サブ命令２０
４は、汎用機能ユニット１２０の積算動作を特定する。
サブ命令２０６は、汎用機能ユニット１２２の減算動作
を特定する。最後に、サブ命令２０８は、汎用機能ユニ
ット１２４の加算動作を特定する。
態による１つのＶＬＩＷ命令２００を示す。ＶＬＩＷ命
令２００は、４つのサブ命令２０２、２０４、２０６お
よび２０８を含む。サブ命令２０２は、汎用機能ユニッ
ト１１８のロード動作を特定するロードサブ命令であ
る。このロード動作は、データをＤＲＡＭ１５０からレ
ジスタファイル１１０、１１２、１１４および１１６内
の少なくとも１つのレジスタへ移動する。サブ命令２０
４は、汎用機能ユニット１２０の積算動作を特定する。
サブ命令２０６は、汎用機能ユニット１２２の減算動作
を特定する。最後に、サブ命令２０８は、汎用機能ユニ
ット１２４の加算動作を特定する。
【００４７】ＶＬＩＷ命令２００は、４つのサブ命令を
含むが、概してＶＬＩＷ命令は任意の数のサブ命令を含
み得ることをに注目されたい。
含むが、概してＶＬＩＷ命令は任意の数のサブ命令を含
み得ることをに注目されたい。
【００４８】（パイプライン制御ユニット）図３は、本
発明の実施形態よるパイプライン制御ユニット１０８の
内部構造の一部を示す。数ある回路機構の中でパイプラ
イン制御ユニット１０８は、命令ブレイクポイントマス
クレジスタ３０２およびトラップハンドラー３０４を含
む。トラップハンドラー３０４は、ＶＬＩＷ命令の実行
中に生じるトラップおよび他の例外状態を対処する回路
機構を含む。
発明の実施形態よるパイプライン制御ユニット１０８の
内部構造の一部を示す。数ある回路機構の中でパイプラ
イン制御ユニット１０８は、命令ブレイクポイントマス
クレジスタ３０２およびトラップハンドラー３０４を含
む。トラップハンドラー３０４は、ＶＬＩＷ命令の実行
中に生じるトラップおよび他の例外状態を対処する回路
機構を含む。
【００４９】トラップハンドラー３０４は、命令ブレイ
クポイントマスクレジスタ（ＩＢＭＲ）３０２と協調し
ながら働く。ＩＢＭＲ３０２は、ＶＬＩＷプロセッサ１
０１内の汎用機能ユニット１１８、１２０、１２２およ
び１２４の各々に対して、１つのビットを含む。各ビッ
トは、対応する汎用機能ユニットに対してイネーブル信
号として働く。従って、ビットがアサートされるとき、
対応する機能ユニットはイネーブルされる。図３に示す
ように、ＩＢＭＲ３０２は、４つのビットを含み、その
うちの３つがアサートされている。これは、対応するＶ
ＬＩＷ命令を実行するとき、４つの汎用機能ユニットの
内の３つのみがイネーブルされることを意味する。この
選択的イネーブル機構は、図５を参照して以下に説明す
るように、ソフトウェアにおいてエミュレートされてい
ない命令がハードウェアにおいて実行されることを可能
にする。
クポイントマスクレジスタ（ＩＢＭＲ）３０２と協調し
ながら働く。ＩＢＭＲ３０２は、ＶＬＩＷプロセッサ１
０１内の汎用機能ユニット１１８、１２０、１２２およ
び１２４の各々に対して、１つのビットを含む。各ビッ
トは、対応する汎用機能ユニットに対してイネーブル信
号として働く。従って、ビットがアサートされるとき、
対応する機能ユニットはイネーブルされる。図３に示す
ように、ＩＢＭＲ３０２は、４つのビットを含み、その
うちの３つがアサートされている。これは、対応するＶ
ＬＩＷ命令を実行するとき、４つの汎用機能ユニットの
内の３つのみがイネーブルされることを意味する。この
選択的イネーブル機構は、図５を参照して以下に説明す
るように、ソフトウェアにおいてエミュレートされてい
ない命令がハードウェアにおいて実行されることを可能
にする。
【００５０】（シャドウレジスタ）図４は、本発明の実
施形態により、どのようにレジスタファイル１１０がシ
ャドウレジスタ４０２に接続されるかを示す。プロセッ
サ性能を改善するために、ＶＬＩＷプロセッサ１０１
は、レジスタファイル１１０と同じ半導体チップ上に位
置するシャドウレジスタ４０２を含む。例外状態の間、
レジスタファイル１１０内のレジスタまたはパイプライ
ン制御ユニット１０８内の制御レジスタは、外部メモリ
（ＤＲＡＭ１５０）へ保存される代わりに、シャドウレ
ジスタ４０２に一次的に保存されることができる。この
ことは、例外状態の間のプロセッサ性能を大きく改善す
ることができる。なぜなら、外部メモリへレジスタを保
存することは、典型的に多数のクロックサイクルを必要
とするためである。
施形態により、どのようにレジスタファイル１１０がシ
ャドウレジスタ４０２に接続されるかを示す。プロセッ
サ性能を改善するために、ＶＬＩＷプロセッサ１０１
は、レジスタファイル１１０と同じ半導体チップ上に位
置するシャドウレジスタ４０２を含む。例外状態の間、
レジスタファイル１１０内のレジスタまたはパイプライ
ン制御ユニット１０８内の制御レジスタは、外部メモリ
（ＤＲＡＭ１５０）へ保存される代わりに、シャドウレ
ジスタ４０２に一次的に保存されることができる。この
ことは、例外状態の間のプロセッサ性能を大きく改善す
ることができる。なぜなら、外部メモリへレジスタを保
存することは、典型的に多数のクロックサイクルを必要
とするためである。
【００５１】（命令エミュレーションプロセス）図５
は、本発明の実施形態による命令エミュレーションプロ
セスを示すフローチャートである。ＶＬＩＷプログラム
の実行中、ＶＬＩＷ命令が例外状態を発生する（工程５
０２）。ＶＬＩＷプロセッサ１０１は、この例外状態を
検出し、パイプライン制御ユニット１０８に通知する
（工程５０４）。図１に示す本発明の実施形態におい
て、この検出プロセスは、例外レジスタ１２６、１２
８、１３０および１３２のうちの少なくとも１つを、起
こった例外のタイプを示す値と共にロードする工程を含
む。１つよりも多い例外が各機能ユニットに対して同時
に起こり得ることに注目されたい。例外レジスタ１２
６、１２８、１３０および１３２の内容は、ＯＲゲート
１３５、１３６、１３８、１４０および１４４を介して
送られ、例外信号１４６を形成し、この例外信号１４６
はパイプライン制御ユニット１０８へ送られる。例外信
号１４６は、例外レジスタ１２６、１２８、１３０およ
び１３２内で任意のビットがセットされる場合はいつで
も、アサートされる。
は、本発明の実施形態による命令エミュレーションプロ
セスを示すフローチャートである。ＶＬＩＷプログラム
の実行中、ＶＬＩＷ命令が例外状態を発生する（工程５
０２）。ＶＬＩＷプロセッサ１０１は、この例外状態を
検出し、パイプライン制御ユニット１０８に通知する
（工程５０４）。図１に示す本発明の実施形態におい
て、この検出プロセスは、例外レジスタ１２６、１２
８、１３０および１３２のうちの少なくとも１つを、起
こった例外のタイプを示す値と共にロードする工程を含
む。１つよりも多い例外が各機能ユニットに対して同時
に起こり得ることに注目されたい。例外レジスタ１２
６、１２８、１３０および１３２の内容は、ＯＲゲート
１３５、１３６、１３８、１４０および１４４を介して
送られ、例外信号１４６を形成し、この例外信号１４６
はパイプライン制御ユニット１０８へ送られる。例外信
号１４６は、例外レジスタ１２６、１２８、１３０およ
び１３２内で任意のビットがセットされる場合はいつで
も、アサートされる。
【００５２】次に、ＶＬＩＷプロセッサ１０１は、いく
つかのレジスタの内容をレジスタファイル１１０、１１
２、１１４および１１６に保存する（工程５０６）。本
発明の１つ実施形態においては、これはレジスタを外部
のメモリへ書き込むことにより成し遂げられる。別の実
施形態においては、これはレジスタを図４に示す「シャ
ドウレジスタ」に書き込むことにより成し遂げられる。
このことは、レジスタを外部メモリへ書き込むために要
する時間を大きく削減できる。
つかのレジスタの内容をレジスタファイル１１０、１１
２、１１４および１１６に保存する（工程５０６）。本
発明の１つ実施形態においては、これはレジスタを外部
のメモリへ書き込むことにより成し遂げられる。別の実
施形態においては、これはレジスタを図４に示す「シャ
ドウレジスタ」に書き込むことにより成し遂げられる。
このことは、レジスタを外部メモリへ書き込むために要
する時間を大きく削減できる。
【００５３】次に、ＶＬＩＷプロセッサ１０１は、特権
的モードに設定され、例外状態を処理するためにＶＬＩ
Ｗプロセッサ１０１内の全ての内部レジスタにアクセス
することができる（工程５０８）。
的モードに設定され、例外状態を処理するためにＶＬＩ
Ｗプロセッサ１０１内の全ての内部レジスタにアクセス
することができる（工程５０８）。
【００５４】システムは、その後トラップハンドラール
ーチンへ進む（工程５１０）。本発明の１つの実施形態
において、これはトラップハンドリングルーチンのアド
レスを含むトラップベクトルをルックアップすることに
より成し遂げられ、その後そのアドレスへ跳ぶ。この時
点で、トラップハンドリングソフトウェアは、パイプラ
イン制御ユニット１０８内のハードウェアから引き継
ぐ。このトラップ対処ソフトウェアは、ＶＬＩＷプロセ
ッサ１０１のステートの多くを、最初は外部のメモリ
へ、またはシャドウレジスタへ記憶し得る。
ーチンへ進む（工程５１０）。本発明の１つの実施形態
において、これはトラップハンドリングルーチンのアド
レスを含むトラップベクトルをルックアップすることに
より成し遂げられ、その後そのアドレスへ跳ぶ。この時
点で、トラップハンドリングソフトウェアは、パイプラ
イン制御ユニット１０８内のハードウェアから引き継
ぐ。このトラップ対処ソフトウェアは、ＶＬＩＷプロセ
ッサ１０１のステートの多くを、最初は外部のメモリ
へ、またはシャドウレジスタへ記憶し得る。
【００５５】ＶＬＩＷ命令の例外状態を処理することに
より、後の全てのＶＬＩＷ命令はパイプラインからフラ
ッシュされることに注目されたい。従って、例外状態が
終了した後、ＶＬＩＷプロセッサ１０１はＶＬＩＷ命令
を再ロードしなければならず、例外状態を引き起こした
ＶＬＩＷ命令のすぐ後に続く命令から開始する。
より、後の全てのＶＬＩＷ命令はパイプラインからフラ
ッシュされることに注目されたい。従って、例外状態が
終了した後、ＶＬＩＷプロセッサ１０１はＶＬＩＷ命令
を再ロードしなければならず、例外状態を引き起こした
ＶＬＩＷ命令のすぐ後に続く命令から開始する。
【００５６】トラップハンドリングルーチンは、次に各
汎用機能ユニットの例外レジスタを読み出す（工程５１
２）。特定のサブ命令が少なくとも１つの例外を引き起
こした場合、システムは優先順位に従ってこの例外を処
理する（工程５１４）。本発明の１つ実施形態におい
て、サブ命令に関連付けられた汎用機能ユニットの例外
レジスタを読み出すこと、ならびに「カウント連続クリ
アビット」（ＣＣＣＢ）命令を用いて、セットされた例
外レジスタ内の最上位ビットを見つけることによりによ
り成し遂げられる。このプロセスは、例外レジスタ内の
各ビットが異なる例外状態に対応するために、最優先順
位の例外を識別し、このビットは優先順位に従って例外
レジスタへマッピングされる。次に、システムは、その
例外状態に対する特定のハンドラーを跳び越す。例え
ば、例外状態が、サブ命令がソフトウェアにおいてエミ
ュレートされることを必要とする場合、システムはサブ
命令をエミュレートするためのコードの一部に跳ぶ。最
後に、他の例外がサブ命令のために処理待機中である場
合、それらは優先順位に従って処理される。
汎用機能ユニットの例外レジスタを読み出す（工程５１
２）。特定のサブ命令が少なくとも１つの例外を引き起
こした場合、システムは優先順位に従ってこの例外を処
理する（工程５１４）。本発明の１つ実施形態におい
て、サブ命令に関連付けられた汎用機能ユニットの例外
レジスタを読み出すこと、ならびに「カウント連続クリ
アビット」（ＣＣＣＢ）命令を用いて、セットされた例
外レジスタ内の最上位ビットを見つけることによりによ
り成し遂げられる。このプロセスは、例外レジスタ内の
各ビットが異なる例外状態に対応するために、最優先順
位の例外を識別し、このビットは優先順位に従って例外
レジスタへマッピングされる。次に、システムは、その
例外状態に対する特定のハンドラーを跳び越す。例え
ば、例外状態が、サブ命令がソフトウェアにおいてエミ
ュレートされることを必要とする場合、システムはサブ
命令をエミュレートするためのコードの一部に跳ぶ。最
後に、他の例外がサブ命令のために処理待機中である場
合、それらは優先順位に従って処理される。
【００５７】次に、例外状態の結果は、（もしあるとす
れば）外部のメモリへ記憶される（工程５１６）。例え
ば、例外状態によりサブ命令がエミュレートされる場
合、エミュレーション結果は外部のメモリへ書き込まれ
る。
れば）外部のメモリへ記憶される（工程５１６）。例え
ば、例外状態によりサブ命令がエミュレートされる場
合、エミュレーション結果は外部のメモリへ書き込まれ
る。
【００５８】システムは、次にエミュレートされていな
い、残り全てのサブ命令についてのイネーブル信号のパ
ターンを、パイプライン制御ユニット１０８内の命令ブ
レイクポイントマスクレジスタ（ＩＢＭＲ）３０２に記
憶する（工程５１８）。ＩＢＭＲ３０２が、システム内
の汎用機能ユニット１１８、１２０、１２２および１２
４の各々に対するイネーブル信号を含むことを想起され
たい。従って、ＩＢＭＲ３０２内のイネーブル信号のパ
ターンを記憶することにより、選択された汎用機能ユニ
ットはイネーブルされる。
い、残り全てのサブ命令についてのイネーブル信号のパ
ターンを、パイプライン制御ユニット１０８内の命令ブ
レイクポイントマスクレジスタ（ＩＢＭＲ）３０２に記
憶する（工程５１８）。ＩＢＭＲ３０２が、システム内
の汎用機能ユニット１１８、１２０、１２２および１２
４の各々に対するイネーブル信号を含むことを想起され
たい。従って、ＩＢＭＲ３０２内のイネーブル信号のパ
ターンを記憶することにより、選択された汎用機能ユニ
ットはイネーブルされる。
【００５９】次に、システムは例外状態を引き起こした
ＶＬＩＷ命令をハードウェアにおいて実行する（工程５
２０）。例外状態を引き起こしたサブ命令はイネーブル
されないため、ＶＬＩＷ命令は例外状態を発生すること
なく実行を終了すべきであることに注目されたい。
ＶＬＩＷ命令をハードウェアにおいて実行する（工程５
２０）。例外状態を引き起こしたサブ命令はイネーブル
されないため、ＶＬＩＷ命令は例外状態を発生すること
なく実行を終了すべきであることに注目されたい。
【００６０】次に、ＩＢＭＲの少なくとも１つのビット
がゼロに等しい場合、トラップはＶＬＩＷ命令の実行後
に発生する（逆に、ＩＢＭＲが１１１１に等しくない場
合は反対といえる）（工程５２２）。このトラップによ
り、工程５１６において外部メモリへ記憶された、エミ
ュレートされた結果はメモリから取り出され、レジスタ
ファイル１１０、１１２、１１４および１１６内のそれ
らの目的位置へ記憶される。
がゼロに等しい場合、トラップはＶＬＩＷ命令の実行後
に発生する（逆に、ＩＢＭＲが１１１１に等しくない場
合は反対といえる）（工程５２２）。このトラップによ
り、工程５１６において外部メモリへ記憶された、エミ
ュレートされた結果はメモリから取り出され、レジスタ
ファイル１１０、１１２、１１４および１１６内のそれ
らの目的位置へ記憶される。
【００６１】ＶＬＩＷ命令は、ここで首尾よく実行され
ており、ＶＬＩＷプロセッサ１０１はＶＬＩＷプログラ
ム内の次のＶＬＩＷ命令の実行を開始する。
ており、ＶＬＩＷプロセッサ１０１はＶＬＩＷプログラ
ム内の次のＶＬＩＷ命令の実行を開始する。
【００６２】上記の説明は、ＶＬＩＷプロセッサ１０１
により実行される動作について述べていることに注目さ
れたい。これらの動作は、ＶＬＩＷプロセッサ１０１の
ためのマイクロシーケンサーまたはコントローラの命令
のもとで実行され得、これはＶＬＩＷでないプロセッサ
の場合と言える。このマイクロシーケンサーまたはコン
トローラは、図１に示す全ての機能要素の動作を調整す
る。
により実行される動作について述べていることに注目さ
れたい。これらの動作は、ＶＬＩＷプロセッサ１０１の
ためのマイクロシーケンサーまたはコントローラの命令
のもとで実行され得、これはＶＬＩＷでないプロセッサ
の場合と言える。このマイクロシーケンサーまたはコン
トローラは、図１に示す全ての機能要素の動作を調整す
る。
【００６３】本発明の１つの実施形態は、超長命令語
（ＶＬＩＷ）プロセッサにおいてサブ命令を効率的にエ
ミュレートするシステムを提供する。このシステムは、
ＶＬＩＷプログラム内のＶＬＩＷ命令の実行中に例外状
態を受け取ることにより動作する。この例外状態は、Ｖ
ＬＩＷ命令内の少なくとも１つのサブ命令がソフトウェ
アアシスタンスまたはソフトウェアにおいてエミュレー
ションを必要とすることを示す。この例外状態を処理す
る際、システムはソフトウェアにおいてエミュレーショ
ンを必要とするサブ命令をエミュレートし、その結果を
記憶する。システムは、ＶＬＩＷ命令内のいかなる残り
のサブ命令（ソフトウェアにおいてエミュレーションを
必要としないサブ命令）をもまた、選択的にハードウェ
アにおいて実行する。システムは、最後にソフトウェア
においてエミュレートされたサブ命令からの結果をハー
ドウェアにおいて実行された残りのサブ命令からの結果
と組み合わせし、ＶＬＩＷプログラムの実行を再開す
る。
（ＶＬＩＷ）プロセッサにおいてサブ命令を効率的にエ
ミュレートするシステムを提供する。このシステムは、
ＶＬＩＷプログラム内のＶＬＩＷ命令の実行中に例外状
態を受け取ることにより動作する。この例外状態は、Ｖ
ＬＩＷ命令内の少なくとも１つのサブ命令がソフトウェ
アアシスタンスまたはソフトウェアにおいてエミュレー
ションを必要とすることを示す。この例外状態を処理す
る際、システムはソフトウェアにおいてエミュレーショ
ンを必要とするサブ命令をエミュレートし、その結果を
記憶する。システムは、ＶＬＩＷ命令内のいかなる残り
のサブ命令（ソフトウェアにおいてエミュレーションを
必要としないサブ命令）をもまた、選択的にハードウェ
アにおいて実行する。システムは、最後にソフトウェア
においてエミュレートされたサブ命令からの結果をハー
ドウェアにおいて実行された残りのサブ命令からの結果
と組み合わせし、ＶＬＩＷプログラムの実行を再開す
る。
【００６４】上記本発明の実施形態の説明は、例示およ
び説明を目的としてのみ示してきた。この説明は、網羅
的であること、あるいは本発明を開示された形態に限定
することを意図していない。従って、多様な改変および
変更が行われ得ることは、当業者には明らかである。さ
らに、上記開示は本発明を限定することを意図しない。
本発明の範囲は、添付の特許請求の範囲により規定され
る。
び説明を目的としてのみ示してきた。この説明は、網羅
的であること、あるいは本発明を開示された形態に限定
することを意図していない。従って、多様な改変および
変更が行われ得ることは、当業者には明らかである。さ
らに、上記開示は本発明を限定することを意図しない。
本発明の範囲は、添付の特許請求の範囲により規定され
る。
【００６５】
【発明の効果】本発明によれば、ＶＬＩＷ命令内の少数
のサブ命令のみが実際にソフトウェアにおいてエミュレ
ーションを必要とする場合に、そのＶＬＩＷ命令内の全
てのサブ命令がソフトウェアにおいてエミュレートされ
る必要をなくす方法および装置、ならびにオーバーフロ
ーのような例外状態を処理する効率的な方法が提供され
る。
のサブ命令のみが実際にソフトウェアにおいてエミュレ
ーションを必要とする場合に、そのＶＬＩＷ命令内の全
てのサブ命令がソフトウェアにおいてエミュレートされ
る必要をなくす方法および装置、ならびにオーバーフロ
ーのような例外状態を処理する効率的な方法が提供され
る。
【図１】本発明の実施形態における、ＶＬＩＷ命令を実
行するコンピュータシステムを示す。
行するコンピュータシステムを示す。
【図２】本発明の実施形態における、単一のＶＬＩＷ命
令を示す。
令を示す。
【図３】本発明の実施形態における、パイプライン制御
ユニットの内部構造の一部を示す。
ユニットの内部構造の一部を示す。
【図４】本発明の実施形態において、どのようにレジス
タファイルがシャドウレジスタに接続されるかを示す。
タファイルがシャドウレジスタに接続されるかを示す。
【図５】本発明の実施形態における、命令エミュレーシ
ョンプロセスを示すフローチャートである。
ョンプロセスを示すフローチャートである。
【符号の説明】 １０１ ＶＬＩＷプロセッサ １０２ 命令キャッシュ １０８ パイプライン制御ユニット １１０、１１２，１１４，１１６ レジスタファイル １１８、１２０、１２２、１２４ 汎用機能ユニット １２６、１２８、１３０、１３２ 例外レジスタ １４６ 例外信号 ２００ ＶＬＩＷ命令 ２０２ サブ命令（ロード） ２０４ サブ命令（乗算） ２０６ サブ命令（減算） ２０８ サブ命令（加算） ３０４ トラップハンドラー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク トレンブレイ アメリカ合衆国 カリフォルニア 94025, メンロ パーク， ハンナ ウェイ 140 (72)発明者 ウイリアム エヌ． ジョイ アメリカ合衆国 コロラド， アスペン, サビン ドライブ 57
Claims (22)
- 【請求項１】 超長命令語（ＶＬＩＷ）プロセッサにお
いてサブ命令を効率的にエミュレートする方法であっ
て、 ＶＬＩＷプログラム内のＶＬＩＷ命令の実行中に例外状
態を受け取り、該例外状態が該ＶＬＩＷ命令内の少なく
とも１つのサブ命令がソフトウェアにおいてエミュレー
ションを必要とすることを示す工程と、 該少なくとも１つのサブ命令の少なくとも一部をソフト
ウェアにおいてエミュレートする工程であって、該エミ
ュレーションの結果を記憶する、工程と、 該ＶＬＩＷ命令内の、ソフトウェアにおいてエミュレー
ションを必要としない残りのサブ命令を、選択的にハー
ドウェアにおいて実行する工程と、 該ソフトウェアにおいてエミュレートされた少なくとも
１つのサブ命令からの該記憶された結果を、該ハードウ
ェアにおいて実行された残りのサブ命令からの結果と組
み合わせる工程と、 該ＶＬＩＷプログラムの実行を再開する工程と、を含
む、方法。 - 【請求項２】 前記少なくとも１つのサブ命令の少なく
とも一部をソフトウェアにおいてエミュレートする工程
が、 前記ＶＬＩＷプロセッサ内の複数のレジスタからのステ
ートを保存する工程と、 該ＶＬＩＷプロセッサを特権モードに設定する工程と、 該エミュレーションを行うためにトラップハンドラーを
起動する工程と、を含む、請求項１に記載の方法。 - 【請求項３】 前記複数のレジスタからのステートを保
存する工程が、該ステートを該複数のレジスタと同じ半
導体チップ上に位置する複数のシャドウレジスタに保存
する工程を含む、請求項２に記載の方法。 - 【請求項４】 前記トラップハンドラーを起動する工程
が、 前記サブ命令のうちのどれが例外状態を引き起こしたか
を示す例外レジスタを読み出す工程と、 該例外状態を引き起こした該サブ命令を優先順位に従っ
てエミュレートする工程と、を含む、請求項２に記載の
方法。 - 【請求項５】 前記残りのサブ命令を選択的にハードウ
ェアにおいて実行する工程が、 エミュレートされる必要のない残りのサブ命令の実行を
イネーブルにする工程と、 該イネーブルされた残りのサブ命令のみが実行されるよ
うに、前記ＶＬＩＷ命令を実行する工程と、 前記例外状態の処理を進めるために、該ＶＬＩＷ命令が
実行された後にトラップを発生する工程と、を含む、請
求項１に記載の方法。 - 【請求項６】 前記残りのサブ命令の実行をイネーブル
にする工程が、イネーブル信号のパターンをイネーブル
レジスタへ記憶し、該イネーブルレジスタの各ビット
が、対応するサブ命令がイネーブルされるかを示す工程
と、 該イネーブルレジスタからの該イネーブル信号のパター
ンを、前記ＶＬＩＷプロセッサ内のハードウェア機能ユ
ニットへ適用し、該ハードウェア機能ユニットが該イネ
ーブルされたサブ命令のみを実行する工程と、を含む、
請求項５に記載の方法。 - 【請求項７】 前記ソフトウェアにおいてエミュレート
される少なくとも１つのサブ命令からの、前記記憶され
た結果を組み合わせる工程が、該少なくとも１つのサブ
命令の該結果を、前記ＶＬＩＷプロセッサ内のレジスタ
ファイルへ送信する工程を含む、請求項１に記載の方
法。 - 【請求項８】 前記少なくとも１つのサブ命令をソフト
ウェアにおいてエミュレートする工程が、前記残りのサ
ブ命令を選択的にハードウェアにおいてエミュレートす
る工程の後に起こる、請求項１に記載の方法。 - 【請求項９】 前記ＶＬＩＷ命令内の各サブ命令が、前
記ＶＬＩＷプロセッサ内の演算動作を行うそれぞれのハ
ードウェア機能ユニットを制御する、請求項１に記載の
方法。 - 【請求項１０】 前記少なくとも１つのサブ命令の少な
くとも一部をソフトウェアにおいてエミュレートする工
程が、該少なくとも１つのサブ命令に対して例外状態を
処理する工程を含む、請求項１に記載の方法。 - 【請求項１１】 超長命令語（ＶＬＩＷ）プロセッサに
おいてサブ命令を効率的にエミュレートする方法であっ
て、 ＶＬＩＷプログラム内のＶＬＩＷ命令の実行中に例外状
態を受け取り、該例外状態が該ＶＬＩＷ命令内の少なく
とも１つのサブ命令がソフトウェアにおいてエミュレー
ションを必要とすることを示す工程と、 該少なくとも１つのサブ命令の少なくとも一部をソフト
ウェアにおいてエミュレートする工程であって、該エミ
ュレーションの結果を記憶する、工程と、 イネーブル信号のパターンをイネーブルレジスタへ記憶
し、該イネーブルレジスタの各ビットが、対応するサブ
命令がイネーブルされるかを示す工程と、 該イネーブルレジスタからの該イネーブル信号のパター
ンを、該ＶＬＩＷプロセッサ内のハードウェア機能ユニ
ットへ適用し、該ハードウェア機能ユニットが該イネー
ブルされたサブ命令のみを実行する工程と、 該イネーブルされた残りのサブ命令のみが実行されるよ
うに、該ＶＬＩＷ命令を実行する工程と、 該ＶＬＩＷ命令が該例外状態の処理を進めるために実行
された後にトラップを発生する工程と、 該ソフトウェアにおいてエミュレートされた少なくとも
１つのサブ命令からの該記憶された結果を、該ハードウ
ェアにおいて実行された残りのサブ命令からの結果と組
み合わせる工程と、 該ＶＬＩＷプログラムの実行を再開する工程と、を含
み、該エミュレートする工程が、 該ＶＬＩＷプロセッサ内の複数のレジスタからのステー
トを保存する工程と、 該ＶＬＩＷプロセッサを特権モードに設定する工程と、
該サブ命令のうちのどれが該例外状態を引き起こしたか
を示す例外レジスタを読み出す工程と、 該例外状態を引き起こした該サブ命令を優先順位に従っ
てエミュレートする工程と、を含む、方法。 - 【請求項１２】 超長命令語（ＶＬＩＷ）プロセッサに
おいてサブ命令を効率的にエミュレートする装置であっ
て、 該ＶＬＩＷ命令を含むＶＬＩＷプログラムを実行するＶ
ＬＩＷプロセッサと、 該ＶＬＩＷ命令の少なくとも１つのサブ命令がソフトウ
ェアにおいてエミュレーションを必要とする場合、該Ｖ
ＬＩＷ命令の実行中に例外を発生するように構成され
る、例外発生機構と、 該少なくとも１つのサブ命令の少なくとも一部をソフト
ウェアにおいてエミュレートし、該エミュレーションの
結果を記憶するように構成される、エミュレーション機
構と、 該ＶＬＩＷプロセッサ内のハードウェア機能ユニットを
選択的にイネーブルにし、該ＶＬＩＷ命令内の、ソフト
ウェアにおいてエミュレーションを必要としない残りの
サブ命令を実行するように構成される、イネーブル機構
と、 該ソフトウェアにおいてエミュレートされた少なくとも
１つのサブ命令からの該記憶された結果を、該ハードウ
ェアにおいて実行された残りのサブ命令からの結果と組
み合わせるように構成される、組み合わせ機構と、を含
む、装置。 - 【請求項１３】 前記エミュレーション機構が、 前記ＶＬＩＷプロセッサ内の複数のレジスタからのステ
ートを保存し、 該ＶＬＩＷプロセッサを特権モードに設定し、 該エミュレーションを行うためにトラップハンドラーを
起動する、ように構成される、請求項１２に記載の装
置。 - 【請求項１４】 前記複数のレジスタと同じ半導体チッ
プ上に位置し、該複数のレジスタからのステート情報を
保存する複数のシャドウレジスタをさらに含む、請求項
１３に記載の装置。 - 【請求項１５】 前記エミュレーション機構が、さら
に、 前記サブ命令のうちのどれが前記例外状態を引き起こし
たかを示す例外レジスタを読み出し、 該例外を引き起こしたサブ命令を優先順位に従ってエミ
ュレートする、ように構成される、請求項１３に記載の
装置。 - 【請求項１６】 前記ＶＬＩＷ命令が、前記ＶＬＩＷ命
令内の、ソフトウェアにおいてエミュレーションを必要
としない残りのサブ命令を実行した後に、トラップを発
生するように構成される、トラップ発生機構をさらに含
む、請求項１２に記載の装置。 - 【請求項１７】 前記イネーブル機構が、 イネーブル信号のパターンをイネーブルレジスタへ記憶
し、該イネーブルレジスタの各ビットが、対応するサブ
命令がイネーブルされるかを示し、 該イネーブルレジスタからの該イネーブル信号のパター
ンを、前記ＶＬＩＷプロセッサ内の複数のハードウェア
機能ユニットに適用し、該複数のハードウェア機能ユニ
ットが該イネーブルされたサブ命令のみを実行する、よ
うに構成される、請求項１６に記載の装置。 - 【請求項１８】 前記組み合わせ機構が、前記ソフトウ
ェアにおいてエミュレートされた少なくとも１つのサブ
命令の前記結果を、前記ＶＬＩＷプロセッサ内のレジス
タファイルへ送信するように構成される、請求項１２に
記載の装置。 - 【請求項１９】 前記ＶＬＩＷ命令内の各サブ命令が、
前記ＶＬＩＷプロセッサ内の演算動作を行うそれぞれの
ハードウェア機能ユニットを制御する、請求項１２に記
載の装置。 - 【請求項２０】 前記エミュレーション機構が、前記少
なくとも１つのサブ命令の例外状態を処理するように構
成される、請求項１２に記載の装置。 - 【請求項２１】 超長命令語（ＶＬＩＷ）命令内のサブ
命令を効率的にエミュレートする装置であって、 該ＶＬＩＷ命令を含むＶＬＩＷプログラムを実行するＶ
ＬＩＷプロセッサと、 該ＶＬＩＷ命令の少なくとも１つのサブ命令がソフトウ
ェアにおいてエミュレーションを必要とする場合、該Ｖ
ＬＩＷ命令の実行中に例外を発生するように構成され
る、例外発生機構と、 該少なくとも１つのサブ命令の少なくとも一部をソフト
ウェアにおいてエミュレートし、該エミュレーションの
結果を記憶するように構成される、エミュレーション機
構と、 該ＶＬＩＷプロセッサ内のハードウェア機能ユニットを
選択的にイネーブルにし、該ＶＬＩＷ命令内の、ソフト
ウェアにおいてエミュレーションを必要としない残りの
サブ命令のみを実行するように構成される、イネーブル
機構と、 該ＶＬＩＷ命令が、該ＶＬＩＷ命令内の、ソフトウェア
においてエミュレーションを必要としない残りのサブ命
令を実行した後に、トラップを発生するように構成され
る、トラップ発生機構と、 該ソフトウェアにおいてエミュレートされた少なくとも
１つのサブ命令からの該記憶された結果を、該ハードウ
ェアにおいて実行された残りのサブ命令からの結果と組
み合わせる組み合わせ機構と、を含み、該エミュレーシ
ョン機構は、 該ＶＬＩＷプロセッサ内の複数のレジスタからのステー
トを保存し、 該ＶＬＩＷプロセッサを特権モードに設定し、 該サブ命令のうちのどれが該例外状態を引き起こしたか
を示す例外レジスタを読み出し、 該例外状態を引き起こしたサブ命令を優先順位に従って
エミュレートする、ように構成され、 該イネーブル機構は、 イネーブル信号のパターンをイネーブルレジスタへ記憶
し、該イネーブルレジスタの各ビットが、対応するサブ
命令がイネーブルされるかを示し、 該イネーブルレジスタからの該イネーブル信号のパター
ンを、該ＶＬＩＷプロセッサ内の該ハードウェア機能ユ
ニットに適用し、該ハードウェア機能ユニットが該イネ
ーブルされたサブ命令のみを実行する、ように構成され
る、装置。 - 【請求項２２】 超長命令語（ＶＬＩＷ）命令内のサブ
命令を効率的にエミュレートするコンピュータシステム
であって、 二次的なストレージデバイスと、 該ＶＬＩＷ命令を含むＶＬＩＷプログラムを実行するＶ
ＬＩＷプロセッサと、 該ＶＬＩＷ命令の少なくとも１つのサブ命令がソフトウ
ェアにおいてエミュレーションを必要とする場合、該Ｖ
ＬＩＷ命令の実行中に例外を発生するように構成され
る、該ＶＬＩＷプロセッサ内の例外発生機構と、 該少なくとも１つのサブ命令の少なくとも一部をソフト
ウェアにおいてエミュレートし、該エミュレーションの
結果を記憶するように構成される、該ＶＬＩＷプロセッ
サ内のエミュレーション機構と、 該ＶＬＩＷプロセッサ内のハードウェア機能ユニットを
選択的にイネーブルにし、該ＶＬＩＷ命令内の、ソフト
ウェアにおいてエミュレーションを必要としない残りの
サブ命令のみを実行するように構成される、該ＶＬＩＷ
プロセッサ内のイネーブル機構と、 該ソフトウェアにおいてエミュレートされた少なくとも
１つのサブ命令からの該記憶された結果を、該ハードウ
ェアにおいて実行された残りのサブ命令からの結果と組
み合わせるように構成される、該ＶＬＩＷプロセッサ内
の組み合わせ機構と、を含む、コンピュータシステム。
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