JPH01175632A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPH01175632A JPH01175632A JP33338487A JP33338487A JPH01175632A JP H01175632 A JPH01175632 A JP H01175632A JP 33338487 A JP33338487 A JP 33338487A JP 33338487 A JP33338487 A JP 33338487A JP H01175632 A JPH01175632 A JP H01175632A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラム制御装置に関する。
マイクロプログラム制御装置は、マイクロプロダラムの
ステップ数を極力抑えたいという要請からサブルーチン
機能を有しているのが一般的である。このサブルーチン
機能は使用頻度の大きなルーチンをメインルーチンから
独立したサブルーチンとしており、メインルーチンから
分岐命令によりサブルーチンに分岐し、サブルーチン実
行後、サブルーチン内のリターン命令によりメインルー
チンに戻る処理がなされる。そのため使用額塵が高くな
い場合はサブルーチン化の意義が失われ、かえってサブ
ルーチンを利用するメインルーチンも限定されてしまう
という欠点があった。
ステップ数を極力抑えたいという要請からサブルーチン
機能を有しているのが一般的である。このサブルーチン
機能は使用頻度の大きなルーチンをメインルーチンから
独立したサブルーチンとしており、メインルーチンから
分岐命令によりサブルーチンに分岐し、サブルーチン実
行後、サブルーチン内のリターン命令によりメインルー
チンに戻る処理がなされる。そのため使用額塵が高くな
い場合はサブルーチン化の意義が失われ、かえってサブ
ルーチンを利用するメインルーチンも限定されてしまう
という欠点があった。
本発明の目的は、特定のルーチンをサブルーチンとして
使用するのではなく、任意のマイクロプログラムの一部
をサブルーチンとして汎用的に使用できるようにしたマ
イクロプログラム制御装置を提供することにある。
使用するのではなく、任意のマイクロプログラムの一部
をサブルーチンとして汎用的に使用できるようにしたマ
イクロプログラム制御装置を提供することにある。
本発明のマイクロプログラム制御装置は、マイクロ命令
を記憶している制御記憶装置と、前記制御記憶装置中の
マイクロ命令を読み出すアドレスを保持するアドレスレ
ジスタと、前記制御記憶装置より読み出したマイクロ命
令を保持するマイクロ命令レジスタと、 前記マイクロ命令レジスタに分岐命令のマイクロ命令が
格納されたとき、このマイクロ命令より分岐先ルーチン
から戻る際の比較アドレスを与えられ、これを格納する
比較アドレス格納レジスタと、 前記マイクロ命令レジスタに分岐命令のマイクロ命令が
格納されたとき、分岐先ルーチンへ分岐する前に前記ア
ドレスレジスタより退避する分岐元ルーチンへの戻リア
ドレスを格納するアドレス退避レジスタと、 前記アドレスレジスタに格納されているアドレスと前記
比較アドレス格納レジスタに格納されている比較アドレ
スとを比較するアドレス比較レジスタと、 前記マイクロ命令レジスタに分岐命令のマイクロ命令が
格納されたとき、このマイクロ命令が示すアドレスを前
記制御記憶装置の読出しアドレスとして選択し、さらに
前記アドレス比較レジスタが比較の結果一致を示す信号
を出力したとき、前記アドレスレジスタに格納されてい
るアドレスからアドレス退避レジスタに格納されている
アドレスに切り換える切換回路と、 前記読出しアドレスに一定数を加え、それを前記アドレ
スレジスタに保持させる加算器とから構成されている。
を記憶している制御記憶装置と、前記制御記憶装置中の
マイクロ命令を読み出すアドレスを保持するアドレスレ
ジスタと、前記制御記憶装置より読み出したマイクロ命
令を保持するマイクロ命令レジスタと、 前記マイクロ命令レジスタに分岐命令のマイクロ命令が
格納されたとき、このマイクロ命令より分岐先ルーチン
から戻る際の比較アドレスを与えられ、これを格納する
比較アドレス格納レジスタと、 前記マイクロ命令レジスタに分岐命令のマイクロ命令が
格納されたとき、分岐先ルーチンへ分岐する前に前記ア
ドレスレジスタより退避する分岐元ルーチンへの戻リア
ドレスを格納するアドレス退避レジスタと、 前記アドレスレジスタに格納されているアドレスと前記
比較アドレス格納レジスタに格納されている比較アドレ
スとを比較するアドレス比較レジスタと、 前記マイクロ命令レジスタに分岐命令のマイクロ命令が
格納されたとき、このマイクロ命令が示すアドレスを前
記制御記憶装置の読出しアドレスとして選択し、さらに
前記アドレス比較レジスタが比較の結果一致を示す信号
を出力したとき、前記アドレスレジスタに格納されてい
るアドレスからアドレス退避レジスタに格納されている
アドレスに切り換える切換回路と、 前記読出しアドレスに一定数を加え、それを前記アドレ
スレジスタに保持させる加算器とから構成されている。
以下、図面を参照して本発明をさらに詳しく説明する。
第１図は本発明の一実施例を示す図である。
図において、制御記憶装置１は、マイクロ命令を記憶し
ている記憶装置であり、読出しアドレス線９で指定され
たマイクロ命令が出力される。
ている記憶装置であり、読出しアドレス線９で指定され
たマイクロ命令が出力される。
アドレスレジスタ５は、読出しアドレス線９のアドレス
に一定数を後述する加算器７で加算した結果を格納する
レジスタで、次に実行される制御記憶装置ｌ中のマイク
ロ命令のアドレスを格納する。
に一定数を後述する加算器７で加算した結果を格納する
レジスタで、次に実行される制御記憶装置ｌ中のマイク
ロ命令のアドレスを格納する。
マイクロ命令レジスタ２は、制御記憶装置１から読み出
されたマイクロ命令を格納する。
されたマイクロ命令を格納する。
比較アドレス格納レジスタ３は、マイクロ命令レジスタ
２に分岐命令のマイクロ命令が格納されたとき、このマ
イクロ命令より分岐先ルーチンから戻る際の比較アドレ
スを与えられ、これを格納する。
２に分岐命令のマイクロ命令が格納されたとき、このマ
イクロ命令より分岐先ルーチンから戻る際の比較アドレ
スを与えられ、これを格納する。
アドレス退避レジスタ８は、マイクロ命令レジスタ２に
分岐命令のマイクロ命令が格納されたとき分岐先ルーチ
ンへ分岐する前にアドレスレジスタ５より退避する分岐
元ルーチンへの戻リアドレスを格納する。
分岐命令のマイクロ命令が格納されたとき分岐先ルーチ
ンへ分岐する前にアドレスレジスタ５より退避する分岐
元ルーチンへの戻リアドレスを格納する。
アドレス比較レジスタ４は、アドレスレジスタ５に格納
されているアドレスと比較アドレス格納レジスタ３に格
納されている比較アドレスとを比較し、一定の条件が満
たされたとき、一致を示す信号を出力する。
されているアドレスと比較アドレス格納レジスタ３に格
納されている比較アドレスとを比較し、一定の条件が満
たされたとき、一致を示す信号を出力する。
切換回路６は、アドレス比較レジスタ４が一致を示す信
号を出力したときアドレスレジスタ５に格納されている
アドレスからアドレス退避レジスタ８に格納されている
アドレスを選択するよう切り換える。
号を出力したときアドレスレジスタ５に格納されている
アドレスからアドレス退避レジスタ８に格納されている
アドレスを選択するよう切り換える。
加算器７は、読出しアドレスに一定数を加え、それをア
ドレスレジスタ５に保持させる。
ドレスレジスタ５に保持させる。
次に、本実施例の動作を第２図をも参照しながら説明す
る。なお、第２図は第１図の回路動作を説明するための
マイクロプログラムの流れの一例である。
る。なお、第２図は第１図の回路動作を説明するための
マイクロプログラムの流れの一例である。
この例は第１のルーチンのＬ番地の分岐命令により第２
のルーチンのＭ番地に分岐し、第２のルーチンのＮ番地
の命令を実行後、第１のルーチンの（Ｌ＋１）番地に戻
り第１のルーチンの処理をｍ続するものである。第１の
ルーチンの処理がＬ番地まで進むと、Ｌ番地のマイクロ
命令により第２のルーチンから戻る際の比較アドレスで
あるＮ番地が比較アドレス格納レジスタ３に格納される
とともに、（Ｌ＋１）番地がアドレス退避レジスタ８に
格納され、読出しアドレス線９のアドレスはＭ番地とな
り、第２のルーチンが実行される。
のルーチンのＭ番地に分岐し、第２のルーチンのＮ番地
の命令を実行後、第１のルーチンの（Ｌ＋１）番地に戻
り第１のルーチンの処理をｍ続するものである。第１の
ルーチンの処理がＬ番地まで進むと、Ｌ番地のマイクロ
命令により第２のルーチンから戻る際の比較アドレスで
あるＮ番地が比較アドレス格納レジスタ３に格納される
とともに、（Ｌ＋１）番地がアドレス退避レジスタ８に
格納され、読出しアドレス線９のアドレスはＭ番地とな
り、第２のルーチンが実行される。
第２のルーチンの処理がＮ番地まで進むと、アドレス比
較レジスタ４による比較アドレス格納レジスタ３に格納
されたアドレスとアドレスレジスタ５に格納されたアド
レスとの比較が一部し、アドレス比較レジスタ４により
切換回路６はアドレス退避レジスタ８を選択し、読出し
アドレスが（Ｌ＋１）番地となる。以後は、第１のルー
チンがこの（Ｌ＋１）番地から実行される。
較レジスタ４による比較アドレス格納レジスタ３に格納
されたアドレスとアドレスレジスタ５に格納されたアド
レスとの比較が一部し、アドレス比較レジスタ４により
切換回路６はアドレス退避レジスタ８を選択し、読出し
アドレスが（Ｌ＋１）番地となる。以後は、第１のルー
チンがこの（Ｌ＋１）番地から実行される。
本発明は以上詳しく説明したように分岐元ルーチンのア
ドレスを格納するレジスタ、分岐先ルーチンから分岐元
ルーチンへ戻るときの比較アドレスを格納するレジスタ
、この比較アドレスとアドレスレジスタ中のアドレスを
比較し一部をみたとき、アドレス退避レジスタに格納さ
れている戻リアドレスを制御記憶装置の読出しアドレス
として切換回路に選択させるレジスタを設けることによ
り、マイクロプログラムの一部を汎用的なサブルーチン
として使用でき、プログラムのステップ数を減少させる
ことが可能となる。
ドレスを格納するレジスタ、分岐先ルーチンから分岐元
ルーチンへ戻るときの比較アドレスを格納するレジスタ
、この比較アドレスとアドレスレジスタ中のアドレスを
比較し一部をみたとき、アドレス退避レジスタに格納さ
れている戻リアドレスを制御記憶装置の読出しアドレス
として切換回路に選択させるレジスタを設けることによ
り、マイクロプログラムの一部を汎用的なサブルーチン
として使用でき、プログラムのステップ数を減少させる
ことが可能となる。
第１図は本発明によるマイクロプログラム制御装置の一
実施例を示すブロック図、 第２図はプログラムの流れの一例を示す流れ図である。 １・・・・・制御記憶装置 ２・・・・・マイクロ命令レジスタ ３・・・・・比較アドレス格納レジスタ４・・・・・ア
ドレス比較レジスタ ５・・・・・アドレスレジスタ ６・・・・・切換回路 ７・・・・・加算器 ８・・・・・アドレス退避レジスタ ９・・・・・読出しアドレス線 代理人 弁理士 岩 佐 義 幸 第１図 第２図
実施例を示すブロック図、 第２図はプログラムの流れの一例を示す流れ図である。 １・・・・・制御記憶装置 ２・・・・・マイクロ命令レジスタ ３・・・・・比較アドレス格納レジスタ４・・・・・ア
ドレス比較レジスタ ５・・・・・アドレスレジスタ ６・・・・・切換回路 ７・・・・・加算器 ８・・・・・アドレス退避レジスタ ９・・・・・読出しアドレス線 代理人 弁理士 岩 佐 義 幸 第１図 第２図
Claims (1)
- （１）マイクロ命令を記憶している制御記憶装置と、 前記制御記憶装置中のマイクロ命令を読み出すアドレス
を保持するアドレスレジスタと、前記制御記憶装置より
読み出したマイクロ命令を保持するマイクロ命令レジス
タと、 前記マイクロ命令レジスタに分岐命令のマイクロ命令が
格納されたとき、このマイクロ命令より分岐先ルーチン
から戻る際の比較アドレスを与えられ、これを格納する
比較アドレス格納レジスタと、 前記マイクロ命令レジスタに分岐命令のマイクロ命令が
格納されたとき、分岐先ルーチンへ分岐する前に前記ア
ドレスレジスタより退避する分岐元ルーチンへの戻リア
ドレスを格納するアドレス退避レジスタと、 前記アドレスレジスタに格納されているアドレスと前記
比較アドレス格納レジスタに格納されている比較アドレ
スとを比較するアドレス比較レジスタと、 前記マイクロ命令レジスタに分岐命令のマイクロ命令が
格納されたとき、このマイクロ命令が示すアドレスを前
記制御記憶装置の読出しアドレスとして選択し、さらに
前記アドレス比較レジスタが比較の結果一致を示す信号
を出力したとき、前記アドレスレジスタに格納されてい
るアドレスからアドレス退避レジスタに格納されている
アドレスに切り換える切換回路と、 前記読出しアドレスに一定数を加え、それを前記アドレ
スレジスタに保持させる加算器とから構成されたマイク
ロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33338487A JPH01175632A (ja) | 1987-12-29 | 1987-12-29 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33338487A JPH01175632A (ja) | 1987-12-29 | 1987-12-29 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01175632A true JPH01175632A (ja) | 1989-07-12 |
Family
ID=18265514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33338487A Pending JPH01175632A (ja) | 1987-12-29 | 1987-12-29 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01175632A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008269052A (ja) * | 2007-04-17 | 2008-11-06 | Nec Electronics Corp | 演算処理回路、半導体集積回路、及びプログラムの変換方法 |
-
1987
- 1987-12-29 JP JP33338487A patent/JPH01175632A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008269052A (ja) * | 2007-04-17 | 2008-11-06 | Nec Electronics Corp | 演算処理回路、半導体集積回路、及びプログラムの変換方法 |
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