JPS5875254A - １チツプマイクロコンピユ−タシステム - Google Patents
１チツプマイクロコンピユ−タシステムInfo
- Publication number
- JPS5875254A JPS5875254A JP56172230A JP17223081A JPS5875254A JP S5875254 A JPS5875254 A JP S5875254A JP 56172230 A JP56172230 A JP 56172230A JP 17223081 A JP17223081 A JP 17223081A JP S5875254 A JPS5875254 A JP S5875254A
- Authority
- JP
- Japan
- Prior art keywords
- section
- instruction code
- supplied
- input signal
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１チツプマイクロコンピユータシステムに関す
る。
る。
従来の１チツプマイクロコンビーータシステムは、汎用
ＬＳＩテスターによるＩＣメーカー側でのファンクショ
ンテスト法を行なう場合、外部から命令コードを入力し
、ＣＰＵ部およびＪ（、ＡＭ部全全テスト、次にＲＯＭ
部にプログラムされた命令コードを外部に出力し、）（
，０Ｍ部が正常かどうかのテストヲしていた。
ＬＳＩテスターによるＩＣメーカー側でのファンクショ
ンテスト法を行なう場合、外部から命令コードを入力し
、ＣＰＵ部およびＪ（、ＡＭ部全全テスト、次にＲＯＭ
部にプログラムされた命令コードを外部に出力し、）（
，０Ｍ部が正常かどうかのテストヲしていた。
しかしながら、このようなファンクションテスト法は次
のような重大な欠点が有った。
のような重大な欠点が有った。
つまシ、本来の１チツプマイコンとしての１（，０Ｍ部
にプログラムされた命令コードによる動作確認が汎用Ｌ
ＳＩテスターでは不可能であることである。丁なわち、
ＲＯＭ部に記憶されている一連の命令コードからなるプ
ログラムは使用者によって各々違っており、かつ、どの
ようガプログラムあるいはデータになっているか不明の
ため、ＩＣメーカーはＲＯＭ部によるファンクシ目ンテ
ストを実施できない。
にプログラムされた命令コードによる動作確認が汎用Ｌ
ＳＩテスターでは不可能であることである。丁なわち、
ＲＯＭ部に記憶されている一連の命令コードからなるプ
ログラムは使用者によって各々違っており、かつ、どの
ようガプログラムあるいはデータになっているか不明の
ため、ＩＣメーカーはＲＯＭ部によるファンクシ目ンテ
ストを実施できない。
それゆえ、外部から命令コードを入力してファンクショ
ンテストを行なうことになるが、これは、ＲＯＭ部を用
いてファンクションテストを行なう場合と比べて動作タ
イミングが異るため、使用者側で実装機によるテス）１
−行なったとき不良が発生することがある。
ンテストを行なうことになるが、これは、ＲＯＭ部を用
いてファンクションテストを行なう場合と比べて動作タ
イミングが異るため、使用者側で実装機によるテス）１
−行なったとき不良が発生することがある。
この欠点を補う方法としてＲＯＭ部にファンクションテ
スト用）４０Ｍ部を追加することが考えられる。つまシ
、テスト専用のＲＯＭ部にプログラムされた命令コード
を記憶させ、これを読み出して実行させてその結果をチ
ェックする方法である。
スト用）４０Ｍ部を追加することが考えられる。つまシ
、テスト専用のＲＯＭ部にプログラムされた命令コード
を記憶させ、これを読み出して実行させてその結果をチ
ェックする方法である。
しかしながら、このような方法は「テストのためにだけ
の新たなｌ′ｔＯＭ部を追加しなければならない」とい
う重大な欠点があった。
の新たなｌ′ｔＯＭ部を追加しなければならない」とい
う重大な欠点があった。
あった。
本発明の目的はテストの信頼性が向上できる１チツプマ
イクロコンピユータシステムを提供することにある。
イクロコンピユータシステムを提供することにある。
すなわち２本発明の目的は従来はデータだけを記憶して
いたＲＡＭ部にプログラムとしてのデータ全記憶させて
おきこれを命令コードとして読み出丁機能を追加するこ
とによシ、前もってＬＳＩテスターによりＲＡＭ部にテ
スト用プログラムデータを入力し、その後ＲＡＭ部から
読み出した一連の命令コードからなるプログラムを実行
させて結果１ＬｓＩテスターでチェックすることができ
るため、使用者ごとに違うＲＯＭ１内蔵した１チツプマ
イクロコンピユータのファンクシ胃ンヲ実際に近い方法
でファンクションテスト’を行なうことができる１チツ
プマイクロコンピユータシステムを提供することにある
。
いたＲＡＭ部にプログラムとしてのデータ全記憶させて
おきこれを命令コードとして読み出丁機能を追加するこ
とによシ、前もってＬＳＩテスターによりＲＡＭ部にテ
スト用プログラムデータを入力し、その後ＲＡＭ部から
読み出した一連の命令コードからなるプログラムを実行
させて結果１ＬｓＩテスターでチェックすることができ
るため、使用者ごとに違うＲＯＭ１内蔵した１チツプマ
イクロコンピユータのファンクシ胃ンヲ実際に近い方法
でファンクションテスト’を行なうことができる１チツ
プマイクロコンピユータシステムを提供することにある
。
本発明の１チツプマイクロコンビーータシステムは、命
令コード続出時にＣＰＵ部からアドレスバスを介して供
給されたアドレスにもとづいて記憶した命令コードが読
み出されるＲＯＭ部と、前記）４０Ｍ部から供給された
命令コードを制御入力端子に入力信号が供給されていな
いときにデータバスに出力する第１の制御回路部と、前
記命令コード読出時に前記アドレスにもとづいて記憶し
たデータが命令コードとして読み出される′ＩＬＡＭ部
と、前記ＲＡＭ部から供給された命令コードを前記入力
信号が供給されたときに前記データバスに出力する第２
の制御回路部とを含んで構成される。
令コード続出時にＣＰＵ部からアドレスバスを介して供
給されたアドレスにもとづいて記憶した命令コードが読
み出されるＲＯＭ部と、前記）４０Ｍ部から供給された
命令コードを制御入力端子に入力信号が供給されていな
いときにデータバスに出力する第１の制御回路部と、前
記命令コード読出時に前記アドレスにもとづいて記憶し
たデータが命令コードとして読み出される′ＩＬＡＭ部
と、前記ＲＡＭ部から供給された命令コードを前記入力
信号が供給されたときに前記データバスに出力する第２
の制御回路部とを含んで構成される。
すなわち、本発明の１チツプマイクロコンピユータシス
テムは、Ｒ（ＪＭ、ＲＡＭ内蔵ｌチップマイクロコンピ
ュータシステムにおいてＲＯＭ、 ＲＡＭが共通のアド
レスバスによシ制御され、かつ命令コードを内部データ
バスに出力する制御グー）ｔＲＯＭ部ＲＡＭ部が具備し
、外部制御端子に印加された入力信号によ）、命令コー
ドを出力する記憶回路部としてＲ，０Ｍ部、ｌ（、ＡＭ
部の一方を選択出来る機能を有して構成される。
テムは、Ｒ（ＪＭ、ＲＡＭ内蔵ｌチップマイクロコンピ
ュータシステムにおいてＲＯＭ、 ＲＡＭが共通のアド
レスバスによシ制御され、かつ命令コードを内部データ
バスに出力する制御グー）ｔＲＯＭ部ＲＡＭ部が具備し
、外部制御端子に印加された入力信号によ）、命令コー
ドを出力する記憶回路部としてＲ，０Ｍ部、ｌ（、ＡＭ
部の一方を選択出来る機能を有して構成される。
本発明の１チツプマイクロコンビーータシステムは、Ｒ
ＯＭ部、ＲＡＭ部およびＣＰＵ部と入出力部とそれらを
接続するデータバス、ならびにＣＰＵ部からＲＯＭ部、
Ｉ（、ＡＭ部を制御するアドレスバスによって接続され
て構成される。また命令コード＝ｉＣＰＵ部に送り出す
ことを制御する制御回５− 踏部がｌ（ＯＭＭ部ＡＭ部のそれぞれに接続され制御入
力端子から供給される入力信号が前記制御回路部を制御
している。
ＯＭ部、ＲＡＭ部およびＣＰＵ部と入出力部とそれらを
接続するデータバス、ならびにＣＰＵ部からＲＯＭ部、
Ｉ（、ＡＭ部を制御するアドレスバスによって接続され
て構成される。また命令コード＝ｉＣＰＵ部に送り出す
ことを制御する制御回５− 踏部がｌ（ＯＭＭ部ＡＭ部のそれぞれに接続され制御入
力端子から供給される入力信号が前記制御回路部を制御
している。
次に、本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
第１図は本発明による１チツプマイクロコンビーータシ
ステムの一実施例を示アブロック図である。
ステムの一実施例を示アブロック図である。
第１図に示す１チツプマイクロコンビーータシステムは
ＣＰＵ部１．ＲＡＭ部２． ）Ｌ（ＪＭＭＢ２および入
出力回路部４がデータバス８によって接続され、制御入
力端子９に供給される入力信号によって制御されている
。ＣＰＵ部１からアドレスバス７に出力されるアドレス
はＲＡＭ部２．ＲＯＭ部３に共通に供給されている。ま
た、外部とのデータのやシとりのために入出力部４が備
えられている。
ＣＰＵ部１．ＲＡＭ部２． ）Ｌ（ＪＭＭＢ２および入
出力回路部４がデータバス８によって接続され、制御入
力端子９に供給される入力信号によって制御されている
。ＣＰＵ部１からアドレスバス７に出力されるアドレス
はＲＡＭ部２．ＲＯＭ部３に共通に供給されている。ま
た、外部とのデータのやシとりのために入出力部４が備
えられている。
次に、第１図に示す実施例の動作を説明する。
まず、制御入力端子９に供給される入力信号が高レベル
の時だけＣＰＵ部１が命令コードを要求６− するタイミング、丁なわち、命令コード続出時ではＲＯ
Ｍ部３が命令コードをＣＰＵ部１へ出力することになる
。
の時だけＣＰＵ部１が命令コードを要求６− するタイミング、丁なわち、命令コード続出時ではＲＯ
Ｍ部３が命令コードをＣＰＵ部１へ出力することになる
。
次に、制御入力端子９に供給される入力信号が低レベル
の時はＣＰＵ部１が命令コードを要求するタイミングで
はＲＡＭ部２が命令コード全ＣＰＵ部１へ出力する。た
だしＣＰＵ部１が命令コードを要求するタイミング以外
、すなわち、データ続出時ではＲＡＭ部２は前記制御入
力端子９に供給される入力信号が高レベルであるか低レ
ベルでるるかにかかわらずＲＡＭ部２はデータを入力。
の時はＣＰＵ部１が命令コードを要求するタイミングで
はＲＡＭ部２が命令コード全ＣＰＵ部１へ出力する。た
だしＣＰＵ部１が命令コードを要求するタイミング以外
、すなわち、データ続出時ではＲＡＭ部２は前記制御入
力端子９に供給される入力信号が高レベルであるか低レ
ベルでるるかにかかわらずＲＡＭ部２はデータを入力。
出力することは可能である。
このように、第１図に示す実施例では、１チツプマイク
ロコンビーータシステムの７７ｙりｙ。
ロコンビーータシステムの７７ｙりｙ。
ンテス）を汎用ＬＳＩテスターを用いて行なうときには
、最初に入出力部４を通してＲＡＭ部２にマイクロコン
ピュータ自身をテストするための命令コードをデータと
して順次人力する。その後、制御入力端子９に供給する
入力信号を低レベルとして、１（ＡＭ部２からＣＰＵ部
１へ命令コードを供給できる状態で１チツプマイクロコ
ンピユータシステムを動作させて、汎用ＬＳＩテスター
が入出力部４からの出力をチェックする仁とによりｌチ
ップマイクロコンビーータシステムとしてのファンクシ
ョンテストを実施することが可能となる。
、最初に入出力部４を通してＲＡＭ部２にマイクロコン
ピュータ自身をテストするための命令コードをデータと
して順次人力する。その後、制御入力端子９に供給する
入力信号を低レベルとして、１（ＡＭ部２からＣＰＵ部
１へ命令コードを供給できる状態で１チツプマイクロコ
ンピユータシステムを動作させて、汎用ＬＳＩテスター
が入出力部４からの出力をチェックする仁とによりｌチ
ップマイクロコンビーータシステムとしてのファンクシ
ョンテストを実施することが可能となる。
前記ファンクシ目ンテストを行なっているときの状態は
入力信号によって制御されるため、通常の動作状態つま
シ使用者がプログラムした１（Ｕ Ｍ部３に格納した命
令コードによる実使用の状態では制御入力端子９ｔ−高
レベルとすることにより命令コード全供給するのはＲＯ
Ｍ部３だけであり、ＲＡＭ部２では命令コード以外のデ
ータのやりとりが可能となっている。
入力信号によって制御されるため、通常の動作状態つま
シ使用者がプログラムした１（Ｕ Ｍ部３に格納した命
令コードによる実使用の状態では制御入力端子９ｔ−高
レベルとすることにより命令コード全供給するのはＲＯ
Ｍ部３だけであり、ＲＡＭ部２では命令コード以外のデ
ータのやりとりが可能となっている。
本発明の１チツプマイクロコンビーータシステムは、第
１の制御回路部と第２の制御回路部とを追加することに
より、ＲＯＭ部からの他にＲＡＭ部からも命令コードを
読み出すことがでさるため、ｋＬＡＭ部から読み出した
命令コードによ）テストを行なうことができるので、テ
ストの信頼性を向上できるという効果がある。
１の制御回路部と第２の制御回路部とを追加することに
より、ＲＯＭ部からの他にＲＡＭ部からも命令コードを
読み出すことがでさるため、ｋＬＡＭ部から読み出した
命令コードによ）テストを行なうことができるので、テ
ストの信頼性を向上できるという効果がある。
１・・・・・・ＣＰＵ部、２・・・・・・ｋＬＡＭ部、
３・・・・・・ＲＯＭ部、４・・・・・・入出力部、５
〜６・・・・・・制御回路部、７・・・・・・アドレス
バス、８・川・・データバス、９・山・・制御入力端子
。
３・・・・・・ＲＯＭ部、４・・・・・・入出力部、５
〜６・・・・・・制御回路部、７・・・・・・アドレス
バス、８・川・・データバス、９・山・・制御入力端子
。
９−
峯１ゼ
Claims (1)
- 命令コード読出時にＣＰＵ部からアドレスバス全弁して
供給されたアドレスにもとづいて記憶した命令コードが
読み出されるＲＯＭ部と、前記ＲＯＭ部から供給された
命令コードを制御入力端子に入力信号が供給されていな
いときにデータバスに出力する第１の制御回路部と、前
記命令コード続出時に前記アドレスにもとづいて記憶し
たデータが命令コードとして読み出されるＲＡＭ部と、
前記ＲＡＭ部から供給された命令コードを前記入力信号
が供給されたときに前記データバスに出力する第２の制
御回路部とを含むことを特徴とする１チツプマイクロコ
ンピユータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172230A JPS5875254A (ja) | 1981-10-28 | 1981-10-28 | １チツプマイクロコンピユ−タシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172230A JPS5875254A (ja) | 1981-10-28 | 1981-10-28 | １チツプマイクロコンピユ−タシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5875254A true JPS5875254A (ja) | 1983-05-06 |
| JPS6212542B2 JPS6212542B2 (ja) | 1987-03-19 |
Family
ID=15938009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56172230A Granted JPS5875254A (ja) | 1981-10-28 | 1981-10-28 | １チツプマイクロコンピユ−タシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5875254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228784A (ja) * | 1988-07-18 | 1990-01-30 | Sanyo Electric Co Ltd | ワンチップデジタル信号処理装置及びそのデバッグ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5148951A (ja) * | 1974-10-25 | 1976-04-27 | Hitachi Ltd | |
| JPS5650446A (en) * | 1979-09-28 | 1981-05-07 | Toshiba Corp | Microcomputer test device |
| JPS573151A (en) * | 1980-06-05 | 1982-01-08 | Matsushita Electric Ind Co Ltd | Test system for 1-chip microcomputer |
-
1981
- 1981-10-28 JP JP56172230A patent/JPS5875254A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5148951A (ja) * | 1974-10-25 | 1976-04-27 | Hitachi Ltd | |
| JPS5650446A (en) * | 1979-09-28 | 1981-05-07 | Toshiba Corp | Microcomputer test device |
| JPS573151A (en) * | 1980-06-05 | 1982-01-08 | Matsushita Electric Ind Co Ltd | Test system for 1-chip microcomputer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228784A (ja) * | 1988-07-18 | 1990-01-30 | Sanyo Electric Co Ltd | ワンチップデジタル信号処理装置及びそのデバッグ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6212542B2 (ja) | 1987-03-19 |
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