JPH01253032A - マイクロプログラム制御型プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マイクロプログラム制御型プロセッサに関し
、より詳細にはマイクロ命令の実行シーケンスの制御に
関する。

［従来の技術］ マイクロプログラム制御方式は、プロセッサにおいて命
令コード毎にマイクロ命令の発生手順を記憶させておき
、これを順次読み出して制御信号を発生させる方式で、
演算制御回路（ハードウェア）の構成が簡単になること
、マイクロプログラムを追加、変更することで融通性の
高いコンピュータがつくれること等の特長がある。

この制御方式によれば、一般の命令がマイクロ命令に、
プログラムがマイクロプログラムに、記憶装置がマイク
ロプログラム記憶装置にそれぞれ置き替えられ、一般の
命令に対する制御装置と同しような制御装置がマイクロ
命令のために構成される。

マイクロ命令には、機能的に大別すると、プロセッサ内
の各部のゲートを制御するためのゲート制御マイクロ命
令と、次に実行すべきマイクロ命令のアドレスを与える
飛越しマイクロ命令とがある。ゲート制御マイクロ命令
の場合、それが実行されると、次のアドレスにあるマイ
クロ命令が実行されるようになっている。

［発明が解決しようとする課題］ ところで、マイクロプログラム制御型プロセッサの命令
実行シーケンスにおいても、一般の命令と同様に、ある
マイクロ命令（ゲート制御マイクロ命令）の実行の結果
にしたがい、次のアドレスに進むか、それともそれをス
キップさせるか二者択一の場合がある。

従来、このような場合は、条件付飛越しマイクロ命令を
挿入し、その命令の実行サイクルにおいて直前のゲート
制御マイクロ命令の結果を検査した。そして、その検査
の結果にしたがい、次のマイクロ命゛令サイクルでは、
次アドレスのゲート制御マイクロ命令かもしくはその次
のゲート制御マイクロ命令を実行させるようにした。

しかし、このように条件付飛越しマイクロ命令を挿入す
るとなると、マイクロ命令のステップ数が増大してマイ
クロプログラムの量が増し、マイクロプログラム記憶装
置の容量ひいてはサイズが大型化して１チツププロセツ
サのボードが窮屈になるとともに、命令実行速度が低下
してプロセッサの処理能力が落ちるという問題がある。

特に、命令実行速度に関しては、１つのマクロ命令に対
して多数のマイクロ命令を１つ１つ読み出して実行する
マイクロプログラム制御方式の弱点となっており、命令
実行速度の向上はこの方式のプロセッサの切実な課題で
ある。

本発明は、かかる従来の問題点に鑑みてなされたもので
、条件付飛越しマイクロ命令を不必要にしてマイクロプ
ログラムの圧縮および命令実行速度の向上を実現するマ
イクロプログラム制御型プロセッサを提供することを目
的とする。

［課題を解決するための手段］ 上記目的を達成するために、本発明のマイクロプログラ
ム制御型プロセッサは、プロセッサ内の各部のゲートを
制御するためのゲート制御マイクロ命令の中の所定のフ
ラグ情報と該ゲート制御マイクロ命令の所定の実行結果
を示すフラグ情報とにしたがい、次のマイクロ命令実行
サイクルで該ゲート制御マイクロ命令の次に設定された
任意のマイクロ命令を実行させるかもしくはそれを実行
させずにスキップさせるマイクロ命令実行制御手段を具
備する構成とした。

［作用］ 例えば、あるゲート制御マイクロ命令■の実行によって
キャリーが発生したなら次アドレスのゲート制御マイク
ロ命令■を実行させ、キャリーが発生しなければ該マイ
クロ命令■をスキップさせるとする。

この場合、マイクロ命令■中に含まれるキャリー用のフ
ラグが例えば“ｌ”にセットされる。そして、マイクロ
命令■の実行サイクルが終了した時点で、キャリーの発
生の有無を示すフラグ情報（“１”もしくは“０”）が
ＡＬＵ　（演算論理ユニット）より得られ、このフラグ
情報と該マイクロ命令■中のフラグ情報とを基にマイク
ロ命令実行制御手段は次アドレスのマイクロ命令■を実
行させるかもしくはそれを実行させずにスキップさせる
。このような命令実行制御手段の動作は、マイクロ命令
サイクル中のフェッチ・サイクルにおいて行われる。

こうして、本発明によれば、特別な条件付飛越しマイク
ロ命令を挿入する必要がないので、その分マイクロプロ
グラムの記述ステップが減少するとともに命令実行速度
が向上する。

［実施例］ 以下、添付図を参照して本発明の一実施例を説明する。

１裁− 第１図は、この実施例によるマイクロプログラム制御型
プロセッサの主要部の構成を示す。

／−ケンサ１０は、制御記憶に対するアドレス信号すな
わちマイクロ命令を指定するアドレス信号を発生するも
ので、命令レジスタ（図示せず）より命令コードを受は
取ると、そのコードによって決まるマイクロプログラム
の開始番地を指定するアドレス信号をマイクロプログラ
ム記憶装置１２に与える。またシーケンサ１０は、ゲー
ト制御マイクロ命令が実行された直後のマイクロ命令サ
イクルのフェッチ・サイクルにおいては、該ゲート制御
マイクロ命令の次の番地に格納されているマイクロ命令
をアドレス指定するアドレス信号を生成してそれを記憶
表ｆｔ１２に与える。

記憶装置１２は、各番地（アドレス）に１つのマイクロ
命令を記憶する形でマイクロプログラムを格納し、シー
ケンサ１０からのアドレス信号によって指定された番地
のマイクロ命令を読み出してその命令をセレクタ回路１
４の一方の入力端子ＩＮＡに出力する。

セレクタ回路１４の他方の入力端子ＩＮＨにはＮＯＰ命
令記憶部１６よりマイクロ命令の不実行を指示するＮ　
ＯＰ　（Ｎｏ　ｏｐｅｒａｔｉｏｎ）命令が常時与えら
れる。このＮＯＰ命令のビット内容は予め決められたも
ので、例えば全ビット“Ｏ”でよい。

さらに、セレクタ回路１４のクロック入力端子ＣＫには
クロック信号ＣＫが、セレクト制御端子ＳＥにはセレク
ト制御信号ＳＥがそれぞれ与えられる。セレクタ回路１
４は、クロック信号ＣＫの立ち上がりから所定の時間内
のセレクト制御信号ＳＥの論理状態（“１”もしくは“
０”）にしたがい、入力端子Ｉ　ＮＡ、Ｉ　ＮＨのいず
れかを択一的に出力端子ＯＵＴに接続する。

セレクタ回路１４の出力端子はマイクロ命令レジスタ１
８の入力端子に接続される。このマイクロ命令レジスタ
１８は、セレクタ回路１４を介して記憶装置１２からの
ゲート制御マイクロ命令を受けると、その命令中の各ビ
ットに対応させて制御信号ＣＯ，ＣＩ、Ｃ２，・・・・
を発生する。これらの制御信号のうち、ＣＯはＡＬＵ　
（演算論理ユニット）２０に、ＣＩはレジスタ・アレイ
２２に供給される。他の制御信号もプロセッサ内の各部
にそれぞれ供給される。

また、この実施例では、ゲート制御マイクロ命令の中に
キャリｍ−フラグ、ゼロ・フラグ等に対応するフラグ・
ビットＣＹ、Ｚ、・・・・が含まれ、当該ゲート制御マ
イクロ命令の実行結果にしたがって次アドレスのゲート
制御マイクロ命令を選択的に実行もしくは不実行させる
ときには、当該ゲート制御マイクロ命令の関係するフラ
グ・ビットが“１ｎに設定される。これにより、例えば
キャリー・フラグ・ビットＣＹが“１”のときはアンド
ゲート２４が可能化され、ゼロ・フラグ・ビットＺが“
１′′のときはアンドゲート２６が可能化される。

ＡＬＵ２０は、各マイクロ命令の実行の結果、キャリー
が発生したか否かに応じてキャリー・フラグ出力端子Ｃ
Ｙより“１”もしくは“Ｏｏ”のキャリー・フラグ・ビ
ットを出力し、演算値が零になったかどうかに応じてゼ
ロ・フラグ出力端子Ｚヨリ“１”もしくは“Ｏ”のゼロ
・フラグ・ビ。

トを出力する。

しかして、ＡＬＵ２０より出力されたフラグ・ビットＣ
Ｙ、Ｚのいずれかが“１”のときは、アントゲ−）２４
．２６のいずれかの出力端子より“１”の出力信号が得
られる。この“ｌ”の信号はオアゲート２８を介しセレ
クト制御信号ＳＥとしてセレクタ回路１４に与えられ、
その入力端子■ＮＡを出力端子ＯＵＴに切り替えさせ、
この場合マイクロプログラム記憶装置１２からのマイク
ロ命令がセレクタ回路１４を介してマイクロ命令レジス
タ１８に転送される。

しかし、ＡＬＵ２０より出力されたフラグ・ビットｃ　
ｙ、ｚのいずれも“０”のときは、アントゲ−）２４．
２６のいずれの出力端子にも“０”のの出力信号が得ら
れ、したがってオアゲート２８の出力信号も“０”であ
り、その結果セレクタ回路１４は“０”のセレクト制御
信号ＳＥを受けて人力信号ＩＮＨに切り替わり、マイク
ロ命令レジスタ１８にはＮＯＰ命令記憶部１６からのＮ
ＯＰ命令が転送される。

なお、飛越しマイクロ命令が実行されたとき、マイクロ
命令レジスタ１８のアドレス部より飛越し先のアドレス
がシーケンサ１０に転送される。

上述した本実施例によるプロセッサにおいて、セレクタ
回路１４　　ＮＯＰ命令記憶部１６．アントゲ−）２４
．２８およびオアゲート２８が本発明のマイクロ命令実
行制御手段を構成する。

肱１ 次に、第２図のタイミング図につき本実施例の動作を説
明する。この例では、ゲート制御マイクロ命令■の実行
によってキャリーが発生すれば、次アドレスのゲート制
御マイクロ命令■を実行させ、その後に次アドレスのゲ
ート制御マイクロ命令■を実行させ、キャリーが発生し
なければゲート制御マイクロ命令■を実行させずにスキ
ップさせてその次のゲート制御マイクロ命令■を実行さ
せるものである。

ゲート制御マイクロ命令■が実行されると、マイクロ命
令レジスタ１８より“１”のキャリー・フラグ・ビット
ＣＹが出力され、これによりアンドゲート２４が可能化
される。そして、ゲート制御マイクロ命令■の実行サイ
クルが終了してクロックＣＫが立ち上がると（第２図Ａ
）、それに応動してＡＬＵ２０のキャリー・フラグ出力
端子ＣＹよりキャリーが発生していれば“ｌ”　（第２
図Ｂの実線）９発生していなければ“０”　（第２図Ｂ
の点線）のキャリー・フラグ拳ビットＣＹが出力される
。

ＣＹが“１”の場合、アンドゲート２４の出力信号が“
１”、したがってオアゲート２８の出力信号ＳＥが“１
”となり、セレクタ回路１４は入力端子ＩＮＡに切り替
わり、これによって記憶装置１２からの次アドレスのゲ
ート制御マイクロ命令■がマイクロ命令レジスタ１８に
ロードされ、この命令が実行される。

ＣＹが“０”の場合、アンドゲート２４の出力信号が“
０”、したがってオアゲート２８の出力信号ＳＥが“Ｏ
”となり、セレクタ回路１４は入力端子ＩＮＨに切り替
わり、これによって記憶部１６からのＮＯＰ命令がマイ
クロ命令レジスタ１８にロードされるが、しかし制御信
号は発生されない。すなわち、何らの命令も実行されな
い。

上述のようなセレクタ回路１４の切替動作は、マイクロ
命令サイクル中のフェツチ・サイクルにおいて行われる
。

このようにして、ゲート制御マイクロ命令■が実行され
てもされなくても、ゲート制御マイクロ命令■からゲー
ト制御マイクロ命令■にかけての命令シーケンスは３つ
のマイクロ命令サイクルで済むことになる。なお、条件
付飛越しマイクロ命令を使用しないので、マイクロプロ
グラムにおいてゲート制御マイクロ命令■の次には直接
ゲート制御マイクロ命令■が設定されることになる。

これに対し、第２図（Ｅ）、（Ｆ）に示すように、従来
においてはゲート制御マイクロ命令■の次に条件付飛越
しマイクロ命令を挿入するため、マイクロ命令■を実行
する場合は（第２図Ｅ）、ゲート制御命令サイクル■か
らゲート制御マイクロ命令■にかけての命令シーケンス
に４つのマイクロ命令サイクルが必要となる。

したがって、本実施例によれば、この部分的命令シーケ
ンスに関し、従来と比較してマイクロ命令のステップ数
および命令実行速度が２５％短縮（向上）することにな
る。

この図示の例は、キャリー・フラグＣＹに関するもので
あったが、ゼロ・フラグＺやその他のフラグ（例えば、
オーバーフロー・フラグ、パリティ・フラグ）について
も同様な作用効果が得られる。

［発明の効果コ 以上のように、本発明によれば、特別な条件付飛越しマ
イクロ命令を挿入することなく、直前のマイクロ命令の
結果にしたがって次に設定された任意のマイクロ命令を
選択的に実行させもしくはスキップさせることができる
ので、マイクロプログラムのステップ数を少くしてマイ
クロプログラム記憶装置の所要容量およびサイズを小さ
くすることが可能であり、また命令実行速度を上げられ
ることによりマイクロプログラム制御方式の処理能力を
大きく改善することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるマイクロプログラム
制御型プロセッサの主要部の構成を示すブロツク図、 第２図は、第１図のプロセッサの動作を説明するための
各部の信号のタイミング図である。 図面において、 １２・・・・マイクロプログラム記憶装置、１４・・・
・セレクタ回路、 １６・・・・ＮＯＰ命令記憶部、 １８・・・・マイクロ命令レジスタ、 ２０・・・・ＡＬＵｌ ２４．２６・・・・アンドゲート、 ２８・・・・オアゲート。

Claims (1)

1. 【特許請求の範囲】 マイクロプログラムを格納する制御記憶部より所定の順
   序でマイクロ命令を読み出してこれを実行するマイクロ
   プログラム制御型プロセッサにおいて、 プロセッサ内の各部のゲートを制御するためのゲート制
   御マイクロ命令の中の所定のフラグ情報と前記ゲート制
   御マイクロ命令の所定の実行結果を示すフラグ情報とに
   したがい、次のマイクロ命令実行サイクルで前記ゲート
   制御マイクロ命令の次に設定された任意のマイクロ命令
   を実行させるかもしくはそれを実行させずにスキップさ
   せるマイクロ命令実行制御手段を具備することを特徴と
   するマイクロプログラム制御型プロセッサ。