JPS5955539A - 電子機器の制御装置 - Google Patents
電子機器の制御装置Info
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- JPS5955539A JPS5955539A JP57165090A JP16509082A JPS5955539A JP S5955539 A JPS5955539 A JP S5955539A JP 57165090 A JP57165090 A JP 57165090A JP 16509082 A JP16509082 A JP 16509082A JP S5955539 A JPS5955539 A JP S5955539A
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- MZAGXDHQGXUDDX-JSRXJHBZSA-N (e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/C(N)=O MZAGXDHQGXUDDX-JSRXJHBZSA-N 0.000 description 2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30072—Arrangements for executing specific machine instructions to perform conditional operations, e.g. using predicates or guards
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- General Physics & Mathematics (AREA)
- Electrophonic Musical Instruments (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は氷りストアドレス方式のプロセッサに係り、特
に外部回路より入力する信号によって次に実行すべきア
ドレスが少な（とも１ステツプスキツプする電子機器の
制御装置に関する。
に外部回路より入力する信号によって次に実行すべきア
ドレスが少な（とも１ステツプスキツプする電子機器の
制御装置に関する。
現在、制御装置にはプロセッサが用いられている。プロ
セッサはあらかじめ作られているプログラムに従って実
行するものであり、そのほとんどは演算機能を有してい
る。演算機能とは論理演算を行う機能を有するものであ
り、加算、減算。
セッサはあらかじめ作られているプログラムに従って実
行するものであり、そのほとんどは演算機能を有してい
る。演算機能とは論理演算を行う機能を有するものであ
り、加算、減算。
ＡＮＤ、ＯＲ等の処理を行う。このような機能を有する
ため、マイクロプロセッサは各種の装置に使用されてい
る。重子楽器においても同様であり。
ため、マイクロプロセッサは各種の装置に使用されてい
る。重子楽器においても同様であり。
電子楽器の楽音発生の制御にはこれらのプロセ・ノサが
用いられている。特にネクストアドレス方式のプロセッ
サが用いられている。
用いられている。特にネクストアドレス方式のプロセッ
サが用いられている。
ネクストアドレス方式のプロセッサはプログラムを格納
しているメモリ例えばリードオンリメモリに次に実行す
べきアドレスがストアされている。
しているメモリ例えばリードオンリメモリに次に実行す
べきアドレスがストアされている。
すなわち換言するならば、１実行命令中に次に実行する
メモリのアドレスを有し、その指定されたアドレスに従
って演算処理などの実行が連続的になされる。
メモリのアドレスを有し、その指定されたアドレスに従
って演算処理などの実行が連続的になされる。
従来、このようなネタストアドレス方式のプロセソリ・
は例えば外部信号によゲζその処理を変更する場合には
プロセッサの外部入力端子より外部信号を取り込み、そ
の取り込んだデータを内部で判別して必要とする処理ル
ーチンにジャンプさせて行っ”ζいた。
は例えば外部信号によゲζその処理を変更する場合には
プロセッサの外部入力端子より外部信号を取り込み、そ
の取り込んだデータを内部で判別して必要とする処理ル
ーチンにジャンプさせて行っ”ζいた。
前記の処理は判別さらにはジャンプ等のプログラムがネ
タストアドレス方式のプロセ・ノサにおいては複雑とな
る問題点を有していた。
タストアドレス方式のプロセ・ノサにおいては複雑とな
る問題点を有していた。
さらに、前記の処理においては判別等にプロセッサ内部
のレジスタを用いるので、内部レジスタの少ないプロセ
ッサ等ではそのレジスタに格納されたデータを外部メモ
リにセーブして使用するなど、プロセッサの回路構成に
よって制限される問題点を有していた。
のレジスタを用いるので、内部レジスタの少ないプロセ
ッサ等ではそのレジスタに格納されたデータを外部メモ
リにセーブして使用するなど、プロセッサの回路構成に
よって制限される問題点を有していた。
本発明は前記問題点を解決するものであり、その目的と
するところは、外部回路より入力する信号によって次の
実行すべきアドレスを変更することができる電子機器の
制御装置を提供することにある。
するところは、外部回路より入力する信号によって次の
実行すべきアドレスを変更することができる電子機器の
制御装置を提供することにある。
本発明の特徴とするところは、ネタストアドレス方式の
プロセッサにおいて、プログラム中の次に実行すべきア
ドレスが第１の人力に加わり出力が次の実行すべきプロ
グラムが格納されているメモリのアドレス端子に入力す
るアダー回路と、入力に外部回路の信号が加わり出力が
前記アダー回路の第２の入力あるいは 前記アダー回路
のキャリー人力に供給される選択回路と、前記選択回路
を制御する制御回路よりなり、外部回路の信号によって
次に実行すべきアドレスを変更することを特徴とした電
子機器の制御装置にある。
プロセッサにおいて、プログラム中の次に実行すべきア
ドレスが第１の人力に加わり出力が次の実行すべきプロ
グラムが格納されているメモリのアドレス端子に入力す
るアダー回路と、入力に外部回路の信号が加わり出力が
前記アダー回路の第２の入力あるいは 前記アダー回路
のキャリー人力に供給される選択回路と、前記選択回路
を制御する制御回路よりなり、外部回路の信号によって
次に実行すべきアドレスを変更することを特徴とした電
子機器の制御装置にある。
以下２図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例の構成図を示す。電子楽器の楽
音のデジタルデータを発生ずる楽音発生部ｌは楽音生成
部２と制御部３よりなる２例えばワンチップ化されたＬ
Ｓ１回路である。楽音生成部２は制御部３より得られる
制御信号Ｃ１並びに双方向データバスＤ１を介して得ら
れるデータをもとに楽音のデジタルデータＢ３を生成し
２図示しないデジタル／アナログ（Ｄ／Ａ）変換器へ出
力する。また双方向データバスはまた楽音生成部からの
ステータス等のデータを制御部３へ入力する。
音のデジタルデータを発生ずる楽音発生部ｌは楽音生成
部２と制御部３よりなる２例えばワンチップ化されたＬ
Ｓ１回路である。楽音生成部２は制御部３より得られる
制御信号Ｃ１並びに双方向データバスＤ１を介して得ら
れるデータをもとに楽音のデジタルデータＢ３を生成し
２図示しないデジタル／アナログ（Ｄ／Ａ）変換器へ出
力する。また双方向データバスはまた楽音生成部からの
ステータス等のデータを制御部３へ入力する。
制御部３には楽音発生部１の外部よりデジタル入力デー
タＢ２が入力され、さらにデジタル出力データＢ１が出
力される。この入出力のデジタルデーりＢ２．Ｂｌによ
ってたとえば電子楽器の鍵の状態を検出する。第１図の
制御部３に本発明の電子機器の制御装置が用いられる。
タＢ２が入力され、さらにデジタル出力データＢ１が出
力される。この入出力のデジタルデーりＢ２．Ｂｌによ
ってたとえば電子楽器の鍵の状態を検出する。第１図の
制御部３に本発明の電子機器の制御装置が用いられる。
第２図ｔａ）〜ｉｆ）は本発明の実施例の詳細な回路図
である。図示されていないリードオンリメモリＲＯＭと
第２図の回路図が第１図における制御部３に対応する。
である。図示されていないリードオンリメモリＲＯＭと
第２図の回路図が第１図における制御部３に対応する。
入力データＢ２は入力端子ＩＮＦを介して制御部に入力
し、出力端子ＯＵＴを介して出力データＢ＋が出力する
。楽音生成部２は第２図におりるトーンジェネレータＴ
Ｇに対応し双方向データバスＤはハソファＢＵＦを介し
て内部のハスラインＢＵＳに接続される。第２図（ｂｌ
の左右はそれぞれ第２図（ａ）、 （Ｃ１が配置され５
第２図ｔｅｌの左右はそれぞれ第２図ｔｄ）、 ｔｆ）
が配置する。第２図ｔａｇ、 （ｂｌ、 （Ｃ１の下側
にはそれぞれ第２図（ｄｉ、 （Ｐａ１゜（ｆ）が配置
する。
し、出力端子ＯＵＴを介して出力データＢ＋が出力する
。楽音生成部２は第２図におりるトーンジェネレータＴ
Ｇに対応し双方向データバスＤはハソファＢＵＦを介し
て内部のハスラインＢＵＳに接続される。第２図（ｂｌ
の左右はそれぞれ第２図（ａ）、 （Ｃ１が配置され５
第２図ｔｅｌの左右はそれぞれ第２図ｔｄ）、 ｔｆ）
が配置する。第２図ｔａｇ、 （ｂｌ、 （Ｃ１の下側
にはそれぞれ第２図（ｄｉ、 （Ｐａ１゜（ｆ）が配置
する。
図示しないリードオンリメモリＲＯＭのデータ出力はイ
ンバータ■１の出力によって制御され。
ンバータ■１の出力によって制御され。
ゲート群Ｇｇ＋を介してラッチ回路群Ｒｇ＋〜Ｒｇ４に
入力する。ランチ回路群Ｒｇ＋〜Ｒｇａに入力したリー
ドオンリメモリＲＯＭのデータ出力はランチ回路群Ｒｇ
１〜Ｒｇ４の各クロックφ、。１〜φｉＱ ４によって
取り込まれる。第２図の本発明の実施例においては後述
するが、システムクロックφ２とクロックむ１のアンド
出力が前述のクロックφ薗１〜φｉｌｏ ４に対応する
。ランチ回路群Ｒｇ＋はリードオンリメモリＲＯＭの出
力の下位６ビツトをランチするものであり、動作すべき
命令すなわちオペレーションコー１′が格納される。そ
の出力はアンドゲートＡＮＤ＋＋〜ＡＮＤ１６を介して
オペレーションデコーダＯＰＤに入力する。オペレーシ
ョンデコーダＯＰ Ｄは入力したオペレーションコード
をデコードし、コントロール信号発生部Ｃ０ＮＴに出力
する。コントロール信号発生部Ｃ０ＮＴはオペレーショ
ンデコーダＯＰＤから送られてきたオペレーション信号
と、各クロック信号φ１．φ２及びｔ１〜ｔ４を人力し
、それらの信号に従って、各部の制御信号を発生する。
入力する。ランチ回路群Ｒｇ＋〜Ｒｇａに入力したリー
ドオンリメモリＲＯＭのデータ出力はランチ回路群Ｒｇ
１〜Ｒｇ４の各クロックφ、。１〜φｉＱ ４によって
取り込まれる。第２図の本発明の実施例においては後述
するが、システムクロックφ２とクロックむ１のアンド
出力が前述のクロックφ薗１〜φｉｌｏ ４に対応する
。ランチ回路群Ｒｇ＋はリードオンリメモリＲＯＭの出
力の下位６ビツトをランチするものであり、動作すべき
命令すなわちオペレーションコー１′が格納される。そ
の出力はアンドゲートＡＮＤ＋＋〜ＡＮＤ１６を介して
オペレーションデコーダＯＰＤに入力する。オペレーシ
ョンデコーダＯＰ Ｄは入力したオペレーションコード
をデコードし、コントロール信号発生部Ｃ０ＮＴに出力
する。コントロール信号発生部Ｃ０ＮＴはオペレーショ
ンデコーダＯＰＤから送られてきたオペレーション信号
と、各クロック信号φ１．φ２及びｔ１〜ｔ４を人力し
、それらの信号に従って、各部の制御信号を発生する。
ランチ回路群Ｒｇ ２．Ｒｇ ３にはオペレーションコ
ードのオペランドが入力する。たとえば、ランチ回路群
Ｒｇ ＋に格納されてオペレーションコードが加算等の
場合にはランチ回路群Ｒｇ ２゜Ｒｇ３にランダムアク
セスメモリＲＡＭのアドレスが、また、ページジャンプ
等の場合にはランチ回路群Ｒｇ３に次のページアドレス
が格納される。
ードのオペランドが入力する。たとえば、ランチ回路群
Ｒｇ ＋に格納されてオペレーションコードが加算等の
場合にはランチ回路群Ｒｇ ２゜Ｒｇ３にランダムアク
セスメモリＲＡＭのアドレスが、また、ページジャンプ
等の場合にはランチ回路群Ｒｇ３に次のページアドレス
が格納される。
前述の加算等の場合には、ノアゲートＮ０Ｒ１゜ＮＯＲ
２の出力によってゲート群Ｇｇ２．Ｇｇ３がそれぞれ選
択されランダムアクセスメモリＲＡＭの６ピントのアド
レス入力ＡＤＤに入力する。指定されたランダムアクセ
スメモリＲＡＭの内容は出力端子り。、ＪＴより出力さ
れクロックφ４ 。
２の出力によってゲート群Ｇｇ２．Ｇｇ３がそれぞれ選
択されランダムアクセスメモリＲＡＭの６ピントのアド
レス入力ＡＤＤに入力する。指定されたランダムアクセ
スメモリＲＡＭの内容は出力端子り。、ＪＴより出力さ
れクロックφ４ 。
φ「によって選択的にランチ回路群Ｒｇ ５゜Ｒｇ６に
格納される。それぞれのランチ回路群Ｒｇ５．Ｒｇ６に
入力した。データはさらに演算回路ＡＬＵの入力Ａ Ｉ
” Ａ ｅと入力Ｂ１〜Ｂ８にそれぞれ入力する。演算
回路ＡＬＵに入力したデータはコントロール信号発生部
Ｃ０ＮＴより発生する演算制御信号によって指定された
演算がなされ。
格納される。それぞれのランチ回路群Ｒｇ５．Ｒｇ６に
入力した。データはさらに演算回路ＡＬＵの入力Ａ Ｉ
” Ａ ｅと入力Ｂ１〜Ｂ８にそれぞれ入力する。演算
回路ＡＬＵに入力したデータはコントロール信号発生部
Ｃ０ＮＴより発生する演算制御信号によって指定された
演算がなされ。
出力端子３１〜Ｓ８とキャリー出力端子Ｃ０ＩＪＴに出
力される。演算回路ＡＬＵの出力端子Ｓ＋〜Ｓθはパス
ラインＢＵＳに接続さており、オペレーションコードす
なわちインストラクションコードによって指定された端
子に供給される。たとえば加算命令の場合にはラッチ回
路群Ｒｇ２で指定されたランダムアクセスメモリＲＡＭ
のアドレスのメモリに格納される。
力される。演算回路ＡＬＵの出力端子Ｓ＋〜Ｓθはパス
ラインＢＵＳに接続さており、オペレーションコードす
なわちインストラクションコードによって指定された端
子に供給される。たとえば加算命令の場合にはラッチ回
路群Ｒｇ２で指定されたランダムアクセスメモリＲＡＭ
のアドレスのメモリに格納される。
ラッチ回路群Ｒｇａには次に実行ずべきネクストアドレ
スＮΔが格納される。コンロコール信号発生部ＣＯＮ
Ｔより出力されるアドレス選択信号Ａｓによってインバ
ータＩ２を介してゲート群Ｇｇ４がオンとなりランチ回
路群ＲｇａのデータがハーフアダーＨＡ１を介してアド
レス用のラッチ回路Ｒｇ７に格納される。このときの格
納はクロックφＡｌ）Ｌでなされ改ページ指定がなされ
ない限り、クロ・ツクφＡ９Ｈは発生しない。すなわち
。
スＮΔが格納される。コンロコール信号発生部ＣＯＮ
Ｔより出力されるアドレス選択信号Ａｓによってインバ
ータＩ２を介してゲート群Ｇｇ４がオンとなりランチ回
路群ＲｇａのデータがハーフアダーＨＡ１を介してアド
レス用のラッチ回路Ｒｇ７に格納される。このときの格
納はクロックφＡｌ）Ｌでなされ改ページ指定がなされ
ない限り、クロ・ツクφＡ９Ｈは発生しない。すなわち
。
リードオンリメモリＲＯＭの１２ビツトのアドレス中下
位６ビツトがラッチ回路群Ｒｇ４に格納されたアドレス
となり、リードオンリメモリＲＯＭのアドレスを選択す
る。改ページが実行された場合にはラッチ回路群Ｒｇ３
のデータがゲート回路Ｇｇａを介してランチ回路群Ｒｇ
ｅに格納され。
位６ビツトがラッチ回路群Ｒｇ４に格納されたアドレス
となり、リードオンリメモリＲＯＭのアドレスを選択す
る。改ページが実行された場合にはラッチ回路群Ｒｇ３
のデータがゲート回路Ｇｇａを介してランチ回路群Ｒｇ
ｅに格納され。
ページとネタストアドレスＮＡが同時に指定される。
入力端子ＩＮＦはランチ回路群Ｒｇ９に入力し。
クロックφ、４．φ、５によって格納される。ランチ回
路群Ｒｇ９の格納並びにそのデ〜りの出力はコントロー
ル信号発生部ＣＯＮ Ｔによって制御される。たとえば
入力信号によって出力端子ＯＵＴに出力するデータを変
化させる場合や、トーンジェネレークＴＧに対し、これ
ら入出力ハノファのデータに応じて、所望の変化をさせ
る場合等に用いられる。当然ながら前述の入力端子に入
力したデータをランチ回路群Ｒｇ９に格納する処理。
路群Ｒｇ９の格納並びにそのデ〜りの出力はコントロー
ル信号発生部ＣＯＮ Ｔによって制御される。たとえば
入力信号によって出力端子ＯＵＴに出力するデータを変
化させる場合や、トーンジェネレークＴＧに対し、これ
ら入出力ハノファのデータに応じて、所望の変化をさせ
る場合等に用いられる。当然ながら前述の入力端子に入
力したデータをランチ回路群Ｒｇ９に格納する処理。
そのデータをランダムアクセスメモリＲＡＭに転送する
処理、そのデータを判別する処理、さらにデータを出力
する処理等はリードオンリメモリＲＯＭに格納されてい
るプログラムに従ってなされる。
処理、そのデータを判別する処理、さらにデータを出力
する処理等はリードオンリメモリＲＯＭに格納されてい
るプログラムに従ってなされる。
オアゲートＯＲ１，アンドゲートΔＮｌ）＋〜ＡＮ Ｄ
？ 、ハーフアダー１（Ａ ２ 、 ラッチ回路群
Ｒｇ １ｏ、ゲート群Ｇｇｈ〜Ｇｇ９． インバータ■
３はプログラムの格納されているリードオンリメモリＲ
ＯＭの内容をデータとして使用する場合に動作する。た
とえばデータ格納命令を実行すると９次の実行はコント
ロール信号発生部Ｃ０ＮＴより発生ずる擬似命令信号が
、インハークＩ６を介して与えられるハーフアダＨＡ２
を介してり一ドオンリメモリのＲＯＭのアドレスがラッ
チ回路群Ｒｇ＋ｏに格納される。また同時にアンドゲー
トＡＮＤ３を介してフリップフロップＦＦＩがセットさ
れ、出力Ｑよりノーオペレーション信号ＮＯＰが出力さ
れる。ノーオペレーション信号ＮＯＰはデー１一群Ｇｇ
９．アンドゲートＡ Ｎ Ｄ ａ〜ΔＮ Ｄ ７をオン
とする。さらにノアゲートＮＯＲ＋ 、ＮＯＲ２を介し
てゲート群Ｇｇ２゜Ｇｇ３をオフ、インバータＩ３を介
してアンドゲートΔＮＤ１１〜ＡＮＤＩ６をオフ、オア
ゲートＯＲ＋を介してアンドゲートＡＮＤ１をオンにす
る。
？ 、ハーフアダー１（Ａ ２ 、 ラッチ回路群
Ｒｇ １ｏ、ゲート群Ｇｇｈ〜Ｇｇ９． インバータ■
３はプログラムの格納されているリードオンリメモリＲ
ＯＭの内容をデータとして使用する場合に動作する。た
とえばデータ格納命令を実行すると９次の実行はコント
ロール信号発生部Ｃ０ＮＴより発生ずる擬似命令信号が
、インハークＩ６を介して与えられるハーフアダＨＡ２
を介してり一ドオンリメモリのＲＯＭのアドレスがラッ
チ回路群Ｒｇ＋ｏに格納される。また同時にアンドゲー
トＡＮＤ３を介してフリップフロップＦＦＩがセットさ
れ、出力Ｑよりノーオペレーション信号ＮＯＰが出力さ
れる。ノーオペレーション信号ＮＯＰはデー１一群Ｇｇ
９．アンドゲートＡ Ｎ Ｄ ａ〜ΔＮ Ｄ ７をオン
とする。さらにノアゲートＮＯＲ＋ 、ＮＯＲ２を介し
てゲート群Ｇｇ２゜Ｇｇ３をオフ、インバータＩ３を介
してアンドゲートΔＮＤ１１〜ＡＮＤＩ６をオフ、オア
ゲートＯＲ＋を介してアンドゲートＡＮＤ１をオンにす
る。
その結果アンドゲートＡＮＤ１を介してクロックφ１が
ラッチ回路群Ｒｇ１ｏに入力し、順次ハーフアダーＨＡ
２を介してインクリメントされる。
ラッチ回路群Ｒｇ１ｏに入力し、順次ハーフアダーＨＡ
２を介してインクリメントされる。
その出力はランダムアクセスメモリＲＡＭのアドレス人
力ＡＤＤに入力し、アドレス指定する。これと同時にク
ロックも１〜ｔ４が印加されるアントゲ−１−Ａ Ｎ
Ｄ ７〜Ａ Ｎ Ｄ ６を介してＧｇａ〜Ｇｇθを順次
オンとし、さらにコントロール信号発生部Ｃ０ＮＴより
ランダムアクセスメモリＲＡＭのリードライト端子Ｒ／
Ｗにライト信号が入力し、リードオンリメモリＲＯＭに
格納されているプログラムの一部がデータとしてランダ
ムアクセスメモリＲＡＭに格納される。
力ＡＤＤに入力し、アドレス指定する。これと同時にク
ロックも１〜ｔ４が印加されるアントゲ−１−Ａ Ｎ
Ｄ ７〜Ａ Ｎ Ｄ ６を介してＧｇａ〜Ｇｇθを順次
オンとし、さらにコントロール信号発生部Ｃ０ＮＴより
ランダムアクセスメモリＲＡＭのリードライト端子Ｒ／
Ｗにライト信号が入力し、リードオンリメモリＲＯＭに
格納されているプログラムの一部がデータとしてランダ
ムアクセスメモリＲＡＭに格納される。
ノアゲートＮＯＲ３，ラッチ回路Ｒ１，Ｒ２゜アンドゲ
ートＡＮＤ ｌ ？、 ＡＮＤ ＋ ｅ、オアゲートＯ
Ｒ２は演算回路ＡＬＵの結果によって９次のアドレスを
＋１するか否かを決定する回路である。
ートＡＮＤ ｌ ？、 ＡＮＤ ＋ ｅ、オアゲートＯ
Ｒ２は演算回路ＡＬＵの結果によって９次のアドレスを
＋１するか否かを決定する回路である。
すなわち９条件によってスキップする動作を発生する回
路である。加算や比較命令の実行によって演算回路の出
力が全て零のときはノアゲートＮＯＲ３の出力がハイレ
ベルとなり、ランチ回路Ｒ＋にクロックφＳＴで取り込
まれる。さらに取り込まれたデータはアンドゲートΔＮ
ＤＩＩＩ、ノアゲートＮ０Ｒ２を介してハーフアダーＨ
Ａ＋のキャリー人力０１Ｎに入力する。次のアドレスが
ランチ回路群ＲｇａよりハーフアダーＨＡ＋に入力して
いるのでハスラインＢＵｓのデータが全て零のときには
その出力は＋１されてラッチ回路群Ｒｇ７に入力し、リ
ードオンリメモリＲＯＭのアドレスをアクセスする。ま
たキャリーが演算回路ΔＬＵより出力された場合も同様
であり、キャリー出力がランチ回路Ｒ２に取り込まれさ
らにアンドゲートΔＮＤ１７．オアゲートＯＲ２を介し
てハーフアダー１１Ａ＋のキャリー人力０１Ｎに入力し
。
路である。加算や比較命令の実行によって演算回路の出
力が全て零のときはノアゲートＮＯＲ３の出力がハイレ
ベルとなり、ランチ回路Ｒ＋にクロックφＳＴで取り込
まれる。さらに取り込まれたデータはアンドゲートΔＮ
ＤＩＩＩ、ノアゲートＮ０Ｒ２を介してハーフアダーＨ
Ａ＋のキャリー人力０１Ｎに入力する。次のアドレスが
ランチ回路群ＲｇａよりハーフアダーＨＡ＋に入力して
いるのでハスラインＢＵｓのデータが全て零のときには
その出力は＋１されてラッチ回路群Ｒｇ７に入力し、リ
ードオンリメモリＲＯＭのアドレスをアクセスする。ま
たキャリーが演算回路ΔＬＵより出力された場合も同様
であり、キャリー出力がランチ回路Ｒ２に取り込まれさ
らにアンドゲートΔＮＤ１７．オアゲートＯＲ２を介し
てハーフアダー１１Ａ＋のキャリー人力０１Ｎに入力し
。
次のアドレスが→−１される。演算におＬＪるその結果
のゼロあるいはキャリーのうちどららを選択するかはコ
ントロール信号発生部Ｃ０ＮＴよりアンドゲートＡＮＤ
ｌ？、へＮＤ１θに入力する信号によって選択される。
のゼロあるいはキャリーのうちどららを選択するかはコ
ントロール信号発生部Ｃ０ＮＴよりアンドゲートＡＮＤ
ｌ？、へＮＤ１θに入力する信号によって選択される。
この回路が動作するごとによってアｌＳレスが→−１さ
れることがある。その結果＋１された場合にはプログラ
ムの実行は次のアドレスをスキップし、その次のアドレ
スが実行される。
れることがある。その結果＋１された場合にはプログラ
ムの実行は次のアドレスをスキップし、その次のアドレ
スが実行される。
ハスラインＢＵＳに接続され、その出力が出力端子ＯＵ
Ｔに接続されているランチ回路群ＲｇＩ＋の出力は他の
ゲート群Ｇｇ＋ｏを介してラッチ回路群Ｒｇ７あるいは
Ｒｇｅに入力する。
Ｔに接続されているランチ回路群ＲｇＩ＋の出力は他の
ゲート群Ｇｇ＋ｏを介してラッチ回路群Ｒｇ７あるいは
Ｒｇｅに入力する。
（なお第２図ｔｅｌのＡは第２図（ｄｌのＡに接続され
ている。）これは出力端子に出力したデータで指定され
たアドレスに実行が移動する場合である。このときには
コントロール信号発生部Ｃ０ＮＴより発生する信号ＡＳ
によってゲート群Ｇｇ＋ｏがオンとなり、さらにインバ
ータＩ２を介してＧｇａがオフとなる。たとえば、サブ
ルーチンからリターンする場合、リターンすべきアドレ
スをランダムアクセスメモリＲＡＭから読み出して順次
ランチ回路群Ｒｇ＋＋にそれらのアドレスを格納し。
ている。）これは出力端子に出力したデータで指定され
たアドレスに実行が移動する場合である。このときには
コントロール信号発生部Ｃ０ＮＴより発生する信号ＡＳ
によってゲート群Ｇｇ＋ｏがオンとなり、さらにインバ
ータＩ２を介してＧｇａがオフとなる。たとえば、サブ
ルーチンからリターンする場合、リターンすべきアドレ
スをランダムアクセスメモリＲＡＭから読み出して順次
ランチ回路群Ｒｇ＋＋にそれらのアドレスを格納し。
格納終了とともにゲート群Ｑｇａをオフ、ゲート群Ｇｇ
＋ｏをオンとし、ラッチ回路群Ｒｇｔ＋に格納されたア
ドレスがランチ回路群 Ｒｇりに取り込まれる。前述の
動作は複数のプログラムの実行によってなされる。
＋ｏをオンとし、ラッチ回路群Ｒｇｔ＋に格納されたア
ドレスがランチ回路群 Ｒｇりに取り込まれる。前述の
動作は複数のプログラムの実行によってなされる。
アンドゲートＡＮＤ１９〜ＡＮＤ２３．オアゲ−１・Ｏ
Ｒ２は外部回路よりスキップ端子Ｓ Ｋ Ｔに入力した
信号によって次の実行を１〜４アドレススキ・ノブさせ
る場合に動作する。この動作におけるスキップ数はコン
トロール信号発生部Ｃ０ＮＴより発生ずるスキップ制御
信号３１〜ｓ４によって制御され、スキップ端子Ｓ Ｋ
Ｔに入力するデータによって変化する。たとえばスキ
ップ制御信号Ｓ ｌ 、’Ｉ＜ハイレベル８２〜Ｓ ａ
カローレベルの時には、スキップ端子５ＫＴ２．５Ｋ
Ｔ３に入力するデータが共にハイレベルでは３アドレス
スキツプする。またスキップ端子Ｓ Ｋ Ｔ ２にハイ
レベル。
Ｒ２は外部回路よりスキップ端子Ｓ Ｋ Ｔに入力した
信号によって次の実行を１〜４アドレススキ・ノブさせ
る場合に動作する。この動作におけるスキップ数はコン
トロール信号発生部Ｃ０ＮＴより発生ずるスキップ制御
信号３１〜ｓ４によって制御され、スキップ端子Ｓ Ｋ
Ｔに入力するデータによって変化する。たとえばスキ
ップ制御信号Ｓ ｌ 、’Ｉ＜ハイレベル８２〜Ｓ ａ
カローレベルの時には、スキップ端子５ＫＴ２．５Ｋ
Ｔ３に入力するデータが共にハイレベルでは３アドレス
スキツプする。またスキップ端子Ｓ Ｋ Ｔ ２にハイ
レベル。
スキップ端子Ｓ Ｋ Ｔ ３にローレベルがそれぞれ人
力した場合には２アドレススキツプし、共にローレベル
が入力した場合にはスキップしない。
力した場合には２アドレススキツプし、共にローレベル
が入力した場合にはスキップしない。
デー１〜群Ｇｇ１１．アンドゲートＡＮＤ２４〜ＡＮｒ
）３３．オアゲーＦＯＲ３〜ＯＲａ、フリップフロップ
ＦＦ２〜ＦＦａ、デコーダＤＯＣ，ラッチ回路Ｒ３〜Ｒ
５は外部より入力されるデータによって実行アドレスが
決められるときに動作する。たとえば次の実行が外部よ
り指定されるアドレスに移る命令がり〜ドオンリメモリ
ＲＯＭより入力したときに動作する。前述のような命令
がコントロール信号発生部Ｃ０ＮＴに入力すると、コン
トロール信号発生部Ｃ０ＮＴより入力指定指令信号ＩＷ
Ａが出力されアンｌ−′ゲートΔＮＤ３２を介してフリ
ッププロップＦＦ４をセット１′る。このときのセント
はアントゲ−）ＡＮＤ３２にクロックｔ６とクロックφ
１のアンド信号が入力しているのでこの信号に同期して
なされる。フリップフロップＦＦａがセントされるとそ
の出力Ｑはハイレベルとなりゲート群Ｇｇ１１をオンと
し、さらにインバータ１４を介してアンドゲートΔＮＤ
１＋〜ＡＮＤ１６をオフとする。また通雷オンとなって
いるゲート群Ｇｇ＋はこの信号がインバータＩ＋を介し
て入力しているのでオフとなる。すなわち、このフリッ
プフロップＦＦａがセットされることによってランチ回
路群Ｒｇ１〜Ｒｇ４にはり一ドオンリメモリＲＯＭの出
力は入力しなくなり、外部プログラム端子Ｅ Ｐ Ｔよ
り人力するデータが順次セットされる。すなわち、フリ
ップフロップＦＦａの出力がハイレベルとなることによ
り入力待ち信号端子ＩＷＴより入力待ち信号が出力され
１図示しない外部回路にプログラム人力を要求する。こ
の信号によって、外部回路よりプログラムの一部のデー
タずなわち６ビソト分を外部プログラム端子ＥＰＴより
入力する。さらに何番目の前述のデータであるかを示す
信号を端子ＡＤＴより、さらにクロック信号を端子ＣＣ
より入力する。これらの信号はクロックφ１によってラ
ンチ回路Ｒ３〜Ｒ５に取り込まれ、デコーダＤＯＣを介
して指定されたランチ回路群のクロックφｇｏ ｌ〜ψ
ＲＯ４がアンドゲートＡＮＤ２４〜ＡＮｒ）２７より出
力される。その結果指定されたランチ回路群Ｒｇ＋〜Ｒ
ｇ、Ｉに順次端子ＥＰＴに人力されたプログラムの一部
が入力される。そして、４クロツクによって１アドレス
のプログラムが入力され、入力完了端子ＩＷＥに完了信
号が入力されるとともにフリップフロップＦＦ３を介し
てフリップフロップＦＦ４がリセットされる。このリセ
ットにより入力されたプログラムを実行する。フリップ
フロップＦＦ２． インバータＩ５゜オアゲートＯＲ４
〜ＯＲ６，アントゲ−１・ＡＮＤ２ｅ〜ＡＮＤ３＋はク
ロックψＲＤ ｌ〜φも。４を端子ＡＤＩと端子ｃｃに
よって入力された信号からクロックφ２に同期して発生
ずるための回路である。
）３３．オアゲーＦＯＲ３〜ＯＲａ、フリップフロップ
ＦＦ２〜ＦＦａ、デコーダＤＯＣ，ラッチ回路Ｒ３〜Ｒ
５は外部より入力されるデータによって実行アドレスが
決められるときに動作する。たとえば次の実行が外部よ
り指定されるアドレスに移る命令がり〜ドオンリメモリ
ＲＯＭより入力したときに動作する。前述のような命令
がコントロール信号発生部Ｃ０ＮＴに入力すると、コン
トロール信号発生部Ｃ０ＮＴより入力指定指令信号ＩＷ
Ａが出力されアンｌ−′ゲートΔＮＤ３２を介してフリ
ッププロップＦＦ４をセット１′る。このときのセント
はアントゲ−）ＡＮＤ３２にクロックｔ６とクロックφ
１のアンド信号が入力しているのでこの信号に同期して
なされる。フリップフロップＦＦａがセントされるとそ
の出力Ｑはハイレベルとなりゲート群Ｇｇ１１をオンと
し、さらにインバータ１４を介してアンドゲートΔＮＤ
１＋〜ＡＮＤ１６をオフとする。また通雷オンとなって
いるゲート群Ｇｇ＋はこの信号がインバータＩ＋を介し
て入力しているのでオフとなる。すなわち、このフリッ
プフロップＦＦａがセットされることによってランチ回
路群Ｒｇ１〜Ｒｇ４にはり一ドオンリメモリＲＯＭの出
力は入力しなくなり、外部プログラム端子Ｅ Ｐ Ｔよ
り人力するデータが順次セットされる。すなわち、フリ
ップフロップＦＦａの出力がハイレベルとなることによ
り入力待ち信号端子ＩＷＴより入力待ち信号が出力され
１図示しない外部回路にプログラム人力を要求する。こ
の信号によって、外部回路よりプログラムの一部のデー
タずなわち６ビソト分を外部プログラム端子ＥＰＴより
入力する。さらに何番目の前述のデータであるかを示す
信号を端子ＡＤＴより、さらにクロック信号を端子ＣＣ
より入力する。これらの信号はクロックφ１によってラ
ンチ回路Ｒ３〜Ｒ５に取り込まれ、デコーダＤＯＣを介
して指定されたランチ回路群のクロックφｇｏ ｌ〜ψ
ＲＯ４がアンドゲートＡＮＤ２４〜ＡＮｒ）２７より出
力される。その結果指定されたランチ回路群Ｒｇ＋〜Ｒ
ｇ、Ｉに順次端子ＥＰＴに人力されたプログラムの一部
が入力される。そして、４クロツクによって１アドレス
のプログラムが入力され、入力完了端子ＩＷＥに完了信
号が入力されるとともにフリップフロップＦＦ３を介し
てフリップフロップＦＦ４がリセットされる。このリセ
ットにより入力されたプログラムを実行する。フリップ
フロップＦＦ２． インバータＩ５゜オアゲートＯＲ４
〜ＯＲ６，アントゲ−１・ＡＮＤ２ｅ〜ＡＮＤ３＋はク
ロックψＲＤ ｌ〜φも。４を端子ＡＤＩと端子ｃｃに
よって入力された信号からクロックφ２に同期して発生
ずるための回路である。
一方トーンジェネレークＴＧにはコントロール信号発生
部Ｃ０ＮＴより発生したトーンジェネレーク制御信号が
人力するとともにハスラインＢＵＳがバスラインバッフ
ァＢｔＪＦを介して接続される。
部Ｃ０ＮＴより発生したトーンジェネレーク制御信号が
人力するとともにハスラインＢＵＳがバスラインバッフ
ァＢｔＪＦを介して接続される。
第３図は第２図に示した本発明の実施例の１命令サイク
ルのタイムチャート図である。クロックφ１．φ２はシ
ステムクロックであり、はとんどの素子特にランチ回路
等はこのクロックに同期したクロックで動作する。クロ
ックｔ１とクロックφ２のアンド論理のクロックｔ１
・φ２がランチ回路群ＲｇＩ〜Ｒｇａのクロックφト。
ルのタイムチャート図である。クロックφ１．φ２はシ
ステムクロックであり、はとんどの素子特にランチ回路
等はこのクロックに同期したクロックで動作する。クロ
ックｔ１とクロックφ２のアンド論理のクロックｔ１
・φ２がランチ回路群ＲｇＩ〜Ｒｇａのクロックφト。
１〜φト。４となってリードオンメモリＲＯＭのデータ
出力すなわちインストラクションコードをゲート群Ｇｇ
＋を介してラッチ回路群ＲｇＩ−Ｒｇ４に取り込む。■
インストラクションは４クロツクを有して実行されるが
、この場合それぞれの実行のタイミングを設定するのが
クロックｔ１〜Ｌ４である。
出力すなわちインストラクションコードをゲート群Ｇｇ
＋を介してラッチ回路群ＲｇＩ−Ｒｇ４に取り込む。■
インストラクションは４クロツクを有して実行されるが
、この場合それぞれの実行のタイミングを設定するのが
クロックｔ１〜Ｌ４である。
本発明の実施例の電子機器の制御装置について説明を行
った。以下ではさらに本発明に係る部分について特に詳
細に説明する。
った。以下ではさらに本発明に係る部分について特に詳
細に説明する。
前述しノこ第２図の本発明の実施例において、特に本発
明に係る回路はハーフアダー〇Δ１とアン１”７’−）
八ＮＤＩ９〜ＡＮＤ２３とコントロール信！発生０１（
ＣＯＮ Ｔよりなる。ランチ回路群Ｒｇ４にはリードオ
ンリメモリＲＯＭの出力すなわらプログラムのうちの６
ビツトが入力し、格納される。この格納された６ビツト
のデータは次に実行すべきページ内のアドレスを示す。
明に係る回路はハーフアダー〇Δ１とアン１”７’−）
八ＮＤＩ９〜ＡＮＤ２３とコントロール信！発生０１（
ＣＯＮ Ｔよりなる。ランチ回路群Ｒｇ４にはリードオ
ンリメモリＲＯＭの出力すなわらプログラムのうちの６
ビツトが入力し、格納される。この格納された６ビツト
のデータは次に実行すべきページ内のアドレスを示す。
ランチ回路群Ｒｇ４に格納されたデータすなわちアドレ
スはハーフアダー）（Ａ＋の第１の入力に入力する。
スはハーフアダー）（Ａ＋の第１の入力に入力する。
一方、スキップ端子Ｓ Ｋ Ｔ ２ 、 Ｓ Ｋ Ｔ
３はアンドゲートＡＮＤ２２．ＡＮＤ２３の第１の入
力に入力する。スキップ制御信号Ｓ１がアンドゲートＡ
ＮＤ２２．ＡＮＤ２３に入力しているので、この信号が
ハイレベルのときにはスキップ端子５ＫＴ２，５ＫＴ３
に入力した信号がアントゲ−）ＡＮＤ２２．ＡＮＤ２３
を介してハーフアダーＨＡ＋の第２の入力に入力する。
３はアンドゲートＡＮＤ２２．ＡＮＤ２３の第１の入
力に入力する。スキップ制御信号Ｓ１がアンドゲートＡ
ＮＤ２２．ＡＮＤ２３に入力しているので、この信号が
ハイレベルのときにはスキップ端子５ＫＴ２，５ＫＴ３
に入力した信号がアントゲ−）ＡＮＤ２２．ＡＮＤ２３
を介してハーフアダーＨＡ＋の第２の入力に入力する。
その結果、ハーフアダーＨＡ、＋の出力はスキップ端子
Ｓ Ｋ Ｔ ２ 。
Ｓ Ｋ Ｔ ２ 。
Ｓ Ｋ Ｔ ３に入力した値によってアドレス値が変化
する。例えばスキップ端子５ＫＴ２，５ＫＴ３にともに
ハイレベルが入力したときにはアドレス値は＋３され出
力される。すなわち、このスキップ端子５ＫＴ２，５Ｋ
Ｔ３に入力した値によって次に実行すべきアドレスが変
化し、その変化する値は０〜３の範囲となる。
する。例えばスキップ端子５ＫＴ２，５ＫＴ３にともに
ハイレベルが入力したときにはアドレス値は＋３され出
力される。すなわち、このスキップ端子５ＫＴ２，５Ｋ
Ｔ３に入力した値によって次に実行すべきアドレスが変
化し、その変化する値は０〜３の範囲となる。
一方、スキップ端子５ＫＴ（ＳＫＴ＋〜Ｓ Ｋ Ｔ ３
）はアンドゲートＡＮＤＩ９〜ＡＮＤ２１の第２の入
力に入力している。またアントゲ−）ＡＮＤ１９〜ＡＮ
Ｄ２１の第２の入力にはにはスキップ制御信号３２〜Ｓ
４が入力している。このスキップ制御信号８２〜Ｓ４は
外部信号すなわちスキップ端子ＳＫＴより入力する信号
によって次に実行すべきアドレスを」−１するように制
御される。なぜならば、アンドゲートＡＮＤ＋９〜ＡＮ
Ｄ２１の出力はオアゲートＯＲ２を介してハーフアダー
ＨＡ１のキャリー入力端子０１Ｎに入力しているからで
ある。（オアゲートＯＲ２にはアンドゲートＡＮＤ＋７
゜ＡＮＤ＋ａの出力も入力しているが、これは内部の処
理（演算回路ΔＬＵにおける結果によって発生するキャ
リーとゼロ検出）によってアドレス値を＋１する場合の
信号が入力しているが、この入力信号は本発明の動作に
は直接的には関係しない。）（列えば、アンドゲートＡ
ＮＤＩ９〜八ＮＤ２１の第２の入力に人力するスキ・ノ
ブ制御信号８２〜Ｓ４がともにハイレベルであり、アン
ドゲートＡＮＤ ２２．ＡＮＤ ２３の第２の入力に入
力するスキップ制御信号がローレベルであるならば、ス
キップ端子Ｓ Ｋ Ｔ ＋〜Ｓ Ｋ Ｔ ３のうち少な
くとも１端子にハイレベルが入力することによって次に
実行すべきアドレスは＋１される。さらにスキップ制御
Ｓ ２がハイレベルでスキップ制御信号Ｓ＋。
）はアンドゲートＡＮＤＩ９〜ＡＮＤ２１の第２の入
力に入力している。またアントゲ−）ＡＮＤ１９〜ＡＮ
Ｄ２１の第２の入力にはにはスキップ制御信号３２〜Ｓ
４が入力している。このスキップ制御信号８２〜Ｓ４は
外部信号すなわちスキップ端子ＳＫＴより入力する信号
によって次に実行すべきアドレスを」−１するように制
御される。なぜならば、アンドゲートＡＮＤ＋９〜ＡＮ
Ｄ２１の出力はオアゲートＯＲ２を介してハーフアダー
ＨＡ１のキャリー入力端子０１Ｎに入力しているからで
ある。（オアゲートＯＲ２にはアンドゲートＡＮＤ＋７
゜ＡＮＤ＋ａの出力も入力しているが、これは内部の処
理（演算回路ΔＬＵにおける結果によって発生するキャ
リーとゼロ検出）によってアドレス値を＋１する場合の
信号が入力しているが、この入力信号は本発明の動作に
は直接的には関係しない。）（列えば、アンドゲートＡ
ＮＤＩ９〜八ＮＤ２１の第２の入力に人力するスキ・ノ
ブ制御信号８２〜Ｓ４がともにハイレベルであり、アン
ドゲートＡＮＤ ２２．ＡＮＤ ２３の第２の入力に入
力するスキップ制御信号がローレベルであるならば、ス
キップ端子Ｓ Ｋ Ｔ ＋〜Ｓ Ｋ Ｔ ３のうち少な
くとも１端子にハイレベルが入力することによって次に
実行すべきアドレスは＋１される。さらにスキップ制御
Ｓ ２がハイレベルでスキップ制御信号Ｓ＋。
Ｓａ、Ｓａがローレベルであるならば、スキップ端子５
ＫＴＩにハイレベルが入力したときにのみ次に実行すべ
きアドレスが＋１される。
ＫＴＩにハイレベルが入力したときにのみ次に実行すべ
きアドレスが＋１される。
前述したようにスキップ制御信号５ｌ−８４のレベル値
によってスキップ値０〜４まで変化する。
によってスキップ値０〜４まで変化する。
これを制御するのがスキップ制御信号Ｓ＋−３４を発生
するコントロール信号発生部Ｃ０ＮＴであり、「次に実
行すべきプログラムをスキップ端子ＳＫＴに入力したデ
ータによって特定数スキップさせる命令」を実行したと
きにスキップ制御信号８１〜Ｓ４を指定され°ζスキッ
プ条件に対応して出力する。
するコントロール信号発生部Ｃ０ＮＴであり、「次に実
行すべきプログラムをスキップ端子ＳＫＴに入力したデ
ータによって特定数スキップさせる命令」を実行したと
きにスキップ制御信号８１〜Ｓ４を指定され°ζスキッ
プ条件に対応して出力する。
第４図は本発明の実施例のタイムチャート図である。実
行Ａにおけるクロックφｇ０１〜す。４によってインス
トラクションすなわちリードオンリメモリＲＯＭのプロ
グラムをラッチ回路群Ｒｇ＋〜Ｒｇ４に取り込みその命
令をオペレーションデータＯＰＤでデコードしコントロ
ール信号発生部Ｃ０ＮＴで処理してその命令に対応した
スキップ制御信号８１〜Ｓ４を発生する。この実行によ
ってスキップ端子ＳＫＴ＋〜Ｓ Ｋ Ｔ ａより入力す
る信号が選択される。
行Ａにおけるクロックφｇ０１〜す。４によってインス
トラクションすなわちリードオンリメモリＲＯＭのプロ
グラムをラッチ回路群Ｒｇ＋〜Ｒｇ４に取り込みその命
令をオペレーションデータＯＰＤでデコードしコントロ
ール信号発生部Ｃ０ＮＴで処理してその命令に対応した
スキップ制御信号８１〜Ｓ４を発生する。この実行によ
ってスキップ端子ＳＫＴ＋〜Ｓ Ｋ Ｔ ａより入力す
る信号が選択される。
次の実行すなわち実行ＢではクロックφＦｏｌ〜φト。
４はコントロール信号発生部Ｃ０ＮＴから発生ずるクロ
ック発生禁止信号によってアントゲ−１〜ＡＮＤ２４〜
ＡＮＤ２７から発生せずネクストアドレスを格納するラ
ッチ回路群Ｒｇ７にアドレスを格納するクロックφ、４
９Ｌのみ発生し、ランチ回路群Ｒｇ７のアドレスが変化
する。この変化は前述したスキップ制御信号８１〜Ｓ４
とスキップ端子Ｓ Ｋ Ｔ ＋〜５ＫＴ３の入力した値
によって決る。実行Ｂはスキップ数を変化する実行であ
り。
ック発生禁止信号によってアントゲ−１〜ＡＮＤ２４〜
ＡＮＤ２７から発生せずネクストアドレスを格納するラ
ッチ回路群Ｒｇ７にアドレスを格納するクロックφ、４
９Ｌのみ発生し、ランチ回路群Ｒｇ７のアドレスが変化
する。この変化は前述したスキップ制御信号８１〜Ｓ４
とスキップ端子Ｓ Ｋ Ｔ ＋〜５ＫＴ３の入力した値
によって決る。実行Ｂはスキップ数を変化する実行であ
り。
この実行の後にスキップしたアドレスで指定された命令
を実行する。
を実行する。
以上述べたように１本発明は外部信号によって実行をス
キップすることが可能であり、複雑なプログラムを必要
とせずに行うことができる。
キップすることが可能であり、複雑なプログラムを必要
とせずに行うことができる。
さらに２本発明によればスキップ端子のチェックが短い
命令ステップで実行でき、しかもその場合、内部レジス
タを介することがないので、プログラムメモリの節約と
あわせてレジスタの利用度の向上が可能となり、柔軟な
ソフトウェアを実現させるためのネタストアドレス方式
のプロセッサを用いた電子機器の制御装置を提供するこ
とが可能となる。
命令ステップで実行でき、しかもその場合、内部レジス
タを介することがないので、プログラムメモリの節約と
あわせてレジスタの利用度の向上が可能となり、柔軟な
ソフトウェアを実現させるためのネタストアドレス方式
のプロセッサを用いた電子機器の制御装置を提供するこ
とが可能となる。
第１図は本発明の実施例の構成図、第２図は本発明の実
施例の詳細な回路図、第３．第４図は本発明の実施例の
タイムチャート図をそれぞれ示す。 Ｃ０ＮＴ・・・コントロール信号発生部、ＲＯＭ・・・
リードオンリメモリ、 ＯＰＤ・・・オペレージリ
ンデコーダ、 八Ｎ Ｄ Ｉ ９〜ＡＮＤ２３・・・
アンドゲート、 ＯＲ２・・・オアゲート、 ＨＡ
＋ ・・・ハーフアダー。 特許出願人 カシオ針罪機株式会社代理人弁理士
大 菅 義 之 第 ３ 図 イ〉ストラクラタン ？ＡＤＬ 舅 ４ 図
施例の詳細な回路図、第３．第４図は本発明の実施例の
タイムチャート図をそれぞれ示す。 Ｃ０ＮＴ・・・コントロール信号発生部、ＲＯＭ・・・
リードオンリメモリ、 ＯＰＤ・・・オペレージリ
ンデコーダ、 八Ｎ Ｄ Ｉ ９〜ＡＮＤ２３・・・
アンドゲート、 ＯＲ２・・・オアゲート、 ＨＡ
＋ ・・・ハーフアダー。 特許出願人 カシオ針罪機株式会社代理人弁理士
大 菅 義 之 第 ３ 図 イ〉ストラクラタン ？ＡＤＬ 舅 ４ 図
Claims (3)
- （１）ネクストアドレス方式のプロセッサにおいて、プ
ログラム中の次に実行すべきアドレスが第１の入力に加
わり出力が次の実行すべきプログラムが格納されている
メモリのアドレス端子に入力するアダー回路と、入力に
外部回路の信号が加わり出力が前記アダー回路の第２の
入力あるいは前記アダー回路のキャリー人力に供給され
る選択回路と、前記選択回路を制御する制御回路よりな
り。 外部回路の信号によって次に実行すべきアドレスを変更
することを特徴とした電子機器の制御装置。 - （２）前記選択回路は第１．第２のアンドゲートよりな
り、該第１．第２のアンドゲートの第１の入力には前記
制御回路からの制御信勺が入力し。 それぞれの第２の入力には前記外部回路の第１゜第２の
信号がそれぞれ入力し、前記第１．第２のアントゲート
の出力は前記アダー回路の第２の入力にそれぞれ入力す
ることを特徴とする特許請求の範囲第１項記載の電子機
器の制御装置。 - （３）前記選択回路は複数のアンドゲートよりなるアン
ドゲート群と、オアゲートよりなり、前記アンドゲート
群のそれぞれの第１の入力には前記制御回路の対応する
信号が入力し、それぞれの第２の入力には前記外部回路
からの対応する複数の信号が入力し、前記アンドゲート
群の出力は前記オアゲートを介して共通に前記アダー回
路のキャリー人力に入力することを特徴とする特許請求
の範囲第１項記載の電子機器の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57165090A JPS5955539A (ja) | 1982-09-24 | 1982-09-24 | 電子機器の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57165090A JPS5955539A (ja) | 1982-09-24 | 1982-09-24 | 電子機器の制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5955539A true JPS5955539A (ja) | 1984-03-30 |
Family
ID=15805689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57165090A Pending JPS5955539A (ja) | 1982-09-24 | 1982-09-24 | 電子機器の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955539A (ja) |
-
1982
- 1982-09-24 JP JP57165090A patent/JPS5955539A/ja active Pending
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