JPS59116855A - 制御メモリ機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明１３１マイクロプログラム型データ処即システム
にお（ｊる制御メモリ機構に関する。 マイク「１プログラム型データ処理システムは、制御メ
モリにストアされた一連の命令であるマイクロプログラ
ムを実行することによって各プログラム命令を遂行する
。 各マイクロ命令は１つのマシンサイクルで実行３− され、このサイクル期間中幾つかの電気信号またはマイ
クロ指令が該マイクロ命令のデコーディングを通じて発
生され、論理ゲートのスイッチング・オフ、マシンレジ
スタのローディング等、データ処理システムを構成する
シングル電子回路の動作を制御する。 各プログラム命令の遂行には所定数の電子回路の独立制
御を必要とし、タイミングに関してみれば所定数の動作
の順序的実行を必要とする。 マイクロ命令が長くなればなるほど、独立に制御される
電子回路の数も増える。 したが、って幾つかの限界内で設削者は、数個の電子装
置をできるだけ順次的に作動させることによってマイク
ロ命令の長さを可及的に小さくする設計（シリアル命令
展開）または命令の実行に必要な連続的マイクロ命令の
数を可及的に小さくする設計（パラレル命令展開）を行
える。 シリアル命令展開では比較的少ないパラレル数と総ビッ
ト数の制御メモリが使用される。したがってより安価な
メモリが使えるという利点がある４− 下するという欠点がある。 パラレル命令展開では命令実行時間が最小値まで短縮さ
れるが、制御メモリと関連回路間の高いパラレル度およ
び大ぎなメモリ容量を必要とし、コスト高になる。 上ｉ１１：の観点、おにび幾つかの命令は実行されるべ
きシーケンス動作おＪ：び制御されるべき電子回路に関
して安４ｒる要イ′１を右しかつ異なる周波数を使用す
るという事実に鑑みれば、可変パラレル機構の制御シス
テムをもつことが便利である。 そうすることにより、たとえ総制御メモリ容量が制限さ
れていても、たびたび使用されおよび／または多数の電
子回路の制御を必要とするプログラム命令のパラレル展
間をできるだけ増やせる。 この目的を達成するための解決が幾つか提案されている
。 １９８２（＋’　７７１７日に公告された欧州特許出願
用００５５３４１２ｑには、Ｎ個のアドレス可能位置を
有する主制御メモリとＭ（Ｍ＜Ｎ）個のアドレス可能位
置を有する副制御メモリとを並列接続してなるマイクロ
プログラム型制御システムが記載されている。 これら主および副制御メモリは、Ｍ以下のアドレスに対
しては並列にアドレスされて両メモリのパラレル度の和
に等しいパラレル度をもフ１つのマイクロ命令を協働し
て与える。 Ｍより大きなアドレスに対しては、主制御メモリだけが
アドレスされそのパラレル度に等しい長さのマイクロ命
令が与えられる。 このような解法はマイクロ命令を一定セットの制御メモ
リ可能アドレスまで拡張する可能性を制限してしまう欠
点があり、マイクロ命令の配置に対して強い足掴を課す
。 実際、主制御メモリのパラレル度よりも良いマイクロ命
令を含む全てのマイクロ命令を予め定められたメモリ領
域にストアしなければならないが、さもなければ別のメ
モリ領域にストアされた飛越しマイクロ命令によってそ
れらのマイクロ命令へのアクセスを１憚ることになるが
、後者の場合にはメモリ容早が増大し性能が低下する。 米国時Ｗ［第１ｆ、２５１．１１６２号にはＮ個のアド
レス可能位置を右＋する１−制御メモリとＭ　（Ｍ＜Ｎ
＞個のアドレス可１１１ｊ位１Ｎを右覆る副制御メモリ
とを接続してなるマｒりロブログラム型制御システムが
記載されている。 主制御メ１．．りから読出されるマイクロ命令は、副制
御メモリのアドレスを表わす適当なビットフィールドと
１−ピッ１〜どを通して、連続的マイクロ命令が拡張さ
れねばならないことを指示する。 このようイ１揚合、次のマイクロ命令を読出すため主メ
モリをアドレスすることに加え、マイクロ命令拡張を入
わす２進コードを読出すため副メモリをもアト１ノスす
る。 このＪ：うにして、先のマイクロ命令に幾らかの減縮損
害を′ｊえてより長いマイクロ命令が得られる。 このＪ：うイに解法は任意のメモリ位置でマイクロ命令
拡張を可能にする利点をもつが、しかし欠点も幾つかあ
る。そのなかで最も重要なものは、割　７− 込みによってより高い優先順位のマイクロプログラムを
実行するようマイクロプログラム実行を中断する必要が
生じたときにシステムがこれにうまく適合しないことで
ある。 実際、データ処理システムにおいて、例えば内部演算プ
ログラムまたはスロー周辺ユニツ１−サービスプログラ
ムは、高速周辺ユニット例えばディスクユニットより要
求されたオペレーションの実行のため任意の時点で中断
されるようになっている。 割込みは普通１つのマシンサイクル、すなわちマイクロ
命令サイクルの期間中に許諾される。 引き続くマイクロ命令に対して拡張コードをリコールす
るマイクロ命令の実行中にマイクロプログラム割込みが
発生することもある。 そのような場合、その直後に実行されるマイクロ命令は
割込みマイクロプログラムの第１マイクロ命令であり、
拡張コードは誤ってそれに結合される。 またシステムが変更可能でなければならない場　　− 合、す！’ｔ　：Ｉ’）　”＞システムが少なくとも部
分的に読出し／書込みメモリで構成される場合にも不便
がある。そのＩＡＪ合、主および副メモリの双方とも読
出し／書込みメモリでなければならず、そうでないと拡
張］−ドは変更され得ない。このため両メモリに対して
論理的書込み制御回路を使う必要があり、その結束回路
構成が複雑化しコストも高くなる。 上述

【ノだ不便は、種々のオペレーション要件を満たす
ことのできる可変長マイクロ命令を得ることが可ｒｌｌ
ｊ　ｒ　、かつマイクロプログラム割込みの可能性にり
・１して適合する本発明の制御メモリ機構にＪ：ってＩ
’ｌｌ／　ｌ肖される。 特に本発明の機構によれば、たびたび用いられる命令の
スピードｄ３Ｊ：びパラレル展間に利用可能な、所定範
囲の制御メモリアドレスに対する第１の大マイクロ命令
と、使用頻度が少なく幾つかの電子回路のパラレル制御
を必要とするオペレーションのＨＥ間に利用可ｒｌｌｉ
　’、ｒ　、残りの範囲の制御メモリアドレスに対する
第２の大マイクロ命令とが得−（’）− られる。 これらの利点は、主制御メモリと、主制御メモリのある
範囲のアドレスに並列接続した副制御メモリと、引き続
くマイクロ命令の拡張］−ドとして使われるべきマイク
ロ命令部分をストアするための副マイクロ命令レジスタ
とを備える制御メモリ機構によって得られる。 さらに、副制御メモリまたは該レジスタから読出された
コードによってマイクロ命令を選択的に拡張すること、
およびたとえマイクロプログラム命令割込みが発生して
も拡張コードを正確に関連マイクロ命令に連合させるこ
とを可能にするための極めて簡単な論理回路が幾つか設
けられる。 本発明の機構においては、制御メモリの少なくとも一部
が読出し／書込み型であって；その場合１つのメモリに
対する書込み制御論理回路を用いてマイクロ命令の変更
および該読出し／書込み型メモリの拡張コードの変更を
可能とする一層右利な実施例の説明おＪ：び添附図面か
らより明らかになろう。 本発明の制御メモリ機構を開明するに先立ってマイク［
１プログラム型データ処理システムの動作を制御１する
マイクロプログラムの構造を示すことが有益である。 各マシンサイクルの期間中に１つのマイクロ命令が実行
され、次のり°イクルで実行されるべきマイクロ命令が
フェッチされる。 このにうなマイクロプログラム構造は概してシーケンス
的である。 別な言い方をすると、１つのマイクロプログラムは連続
的なメモリアドレスにて制御メモリにストアされた複数
のマイクロ命令によって構成される。 この構造では、前回のマイクロ命令のアドレスをインク
リメントするだけで今回のマイクロ命令をアドレスする
ことが可能である。すなわちアドレスに＋１のマイクロ
命令はアドレスにのマイクロ命令に続く。 しかしこの構造的基準に完全に従うのは不可能であり、
また適当でない。 したがってアドレスにのマイクロ命令からアドレスＡあ
るいはに＋Ｃのマイクロ命令へのジャンプ（飛越し）が
行えるようになっている。 引き続くマイクロ命令の７エツヂングのためのそのよう
なアドレス更新を制御づるマイク［１命令は、それぞれ
絶対的飛越しマイクロ命令および相対的飛越しマイクロ
命令と称される。 それらの飛越しマイクロ命令は、（アドレスＡまたは変
位Ｃを含むレジスタへの参照にＪこり）飛越しアドレス
Ａまたは変位Ｃを直接または間接的に規定する。 マイクロ命令は無条件型であったり条件付型であったり
する。 無条件飛越しマイクロ命令はいかなる場合でも飛越しを
指令する。 条件付飛越しマイクロ命令は所定の条件がデータ処理シ
ステム内で確証されたときだけ飛越しを指令する。この
条件は当該条件付飛越しマイクロ命令によって直接また
は間接的に規定されている。 加えて飛越しマイクロ命令はアドレス保管を可能にする
。 すなわち、アドレスにの飛越しマイクロ命令はアドレス
八またはに＋Ｃのマイクロ命令をフェッチさせると１１
ｉ１１１５に次のアドレスに＋１を適当なレジスタに保
管させることができる。 アドレス保管は、飛越しマイクロ命令によってリコール
されたマイクロプログラムサブルーチンの実行が終了し
たとぎに次の流れのマイクロプログラムに１（１帰する
のに必要である。 そのよ−）な場合、復帰マイクロ命令は、保管レジスタ
をぬ照し、間接的な仕方で絶対的復帰アドレスを規定す
る。 一般に１つのサブルーチンが別のサブルーチンをリコー
ルする、すなわち各々が他のサブルーチンの内部にある
ようなサブルーチン・ネス１〜（巣）構造を可能にする
ため、複数のレジスタが用いられる。 これらのレジスタは数個の保管アドレスを順々１２− に重ねてストアするスタックを構成する。それらの保管
アドレスは保管のときと逆の順序で読出される（すなわ
ち最後に保管されたアドレスが最初に読出されるべきア
ドレスになる）。 さらに、レジスタスタックの使用はマイクロプログラム
の割込みを可能にする。 実際最近のデータ処理システムでは、１つのマイクロプ
ログラムまたは一連のマイクロプログラムを通して実行
されている際中のプロセスがより高い優先順位のオペレ
ーションの実行のために任意の時点で中断されるように
なっている。 例えば、バッファを設けないディスクユニットのような
周辺機器はそれらと中央処理装置間の情報交換をそれら
で決定した所定時間に行なうよう要求する。 したがって中央処理装置は、周辺機器によって要求され
た情報交換プロセスを開始するため進行中のプロセスを
中断できなければならず、かつその情報交換プロセスが
終了したときに該中断されていたプロセスを再開できな
ければならない。 情報文１φ要求は適当な割込み信号または割込みによっ
て中央処理装置に与えられる。 アドレス１〈のマイクロ命令の実行期間中に受取られた
割込みは、アドレスＫ　＋１の保管を行わせると同ｎ、
′Ｉｔｉ’：、割込み周辺コニットにサービスするため
の割込み処理マイクロプログラムの第１マイクロ命令に
関連したアドレスを発生させる。 割込み処理が終了したどき、中断されていたマイクロブ
１１グラムがアドレスに＋１から再開され得る。 第１図には一例として１つのマイクロ命令のフォーマッ
トを示す。 ３２ピットからなる各マイクロ命令には、オペレーショ
ンコードＯＰを規定するフィールド（例えば８ピツ１〜
）が含まれる。 残りの２４ビツトはオペレーションコードに従って可変
的な意味をもつ。 転送マイクロ命令に関しては、例えばソースレジスタと
該レジスタの内容を転送すべきデスティネーションレジ
スタとがそれら２４ビツトにより規定される。 飛越しマイクロ命令にあっては、絶対的飛越し条件と可
能性のあるアドレス保管とが規定される。 演紳マイクロ命令（加算、減算等）にあっては、オペラ
ンドを収容するレジスタおにび演算結果のデスティネー
ションレジスタ等が規定される。 幾つかのマイクロ命令の中には第１図に示すような定数
日−ディングマイクロ命令もある。 このようなマイクロ命令は、オペレーションフィールド
ＯＰ（ビットＯ〜７）、定数が転送されるべきところの
レジスタを指定するフィールドＡＤＤＲ（ビット８〜１
１）、および所望の定数を表わすフィールドＣ０Ｎ５Ｔ
　（ビット２４〜３１）を含む。 ビット１２〜２３は伯の目的に利用可能である。 上述したフォーマットは単に例示にすぎない。 次に本発明の制御メモリ機構を説明する。 第２図を参照すると、主制御メモリＭＣ８１は、例えば
３２ビツトのパラレル度と６４にアドレス可能位置の容
量を有し、アドレッシングレジスター　］　ｂ　− ＲＯ８Ｐ八；１の出力に接続する１６ビツトチヤネル２
を介してｊ１ドレスされる。 メモリ１の出力はブＩＦネル４を介してマイクロ命令レ
ジスタＲＯＲ５の入力に接続し、レジスタＲＯＲ５の出
力ＲＯＲ（Ｃ）−３１）はデコーディング回路網６の入
力に接続する。 アドレス発生装晶ΔＧｔＪ７はマイクロ命令アドレスを
発１１りる。 Ｈ首ΔＧＵ７の出力はトリステートゲート・セット８を
介してレジスタＲＯ８ＰＡ３の入力に接続する。 アドレス発牛装買ΔＧＵ７は従来構成であり、その入力
にニ ー　チャンネル１０を介してレジスタ３の内容、−チャ
ンネル１１を介してレジスタ５の内容の一部（例えばピ
ッ１〜ＲＯＲ（１５−３１）　）、−チＶンネル１２を
介して幾つかのシステムレジスタのうちの１つの内容、 を受取る。 アドレス発生装置△ＧＬＩ７は、例えばファーム１６− ＡＭＤ製の集積回路（コードＡｍ２９３０）で構成され
る。 本発明の目的からしてＲＰｊＡＧＵ７の詳細は重要でな
い。 装置ＡＧＵ７が加算回路、インクリメント回路、マルチ
プレクサ回路およびレジスタスタックからなることを言
えば十分である。 装置ＡＧＵ７は、前述したような連続的または飛越しア
ドレスの発生および所要アドレスの保管を可能にする。 これは、チャンネル１０．１１．１２に与えられた情報
と装置ＡＧＵ７に受取られた適当なマイクロ指令とを用
いてなされる。 このようなマイクロ指令は、図示しないが、実行中のマ
イクロ命令のデコーディングによって得られる。 レジスタＲＯ８ＰＡ３には、装置ＡＧＵ７の出力からロ
ードされるだけでなく、］・リステートゲート・セット
１４を介してチャンネル９に接続した割込みアドレスチ
ャンネル１３からもコードされる。 割込み愼１目１１ＮＴは、適当にタイミングをとられ、
作動状態になるとゲートセット１４を可能化するとｌｉ
’ｉ１１１．’１にＮＯＴグー１〜１５を介してゲート
セット８を禁１１−化する。 割込みアドレスは強制的アドレス、すなわちチャンネル
１３の幾つかのリード線を電気的論理的レベル゛１′°
または０″に適当に接続することによって得られるアド
レスである。 別な方法として、割込み信号ＦＩＩＮＴによって選択さ
れＩ、：適当なマシンレジスタから強制的アドレスを読
出してもよい。 レジスタ！−）の出力ＲＯＲ（０−３１）はデコーダ６
の入力に接続し、デコーダ６は該レジスタにストアされ
たマイクロ命令をデコードして複数のマイクロ指令ＭＣ
１，・・・、ＭＣＮを生成し、各マイクロ指令は可能な
タイミング信号と一緒になってデータ処理システムの１
つまたはそれ以上の電子回路を制御ｌｌ　１する。 これらマイクロ指令の幾つかは、本発明の目的からして
重要でないので第２図には示さないが、前述したように
装置Ａ　Ｇ　ＬＪ　７に送られる。 タイミング信号装ｆｉｆｆＴｔＪ１６は従来構成で、シ
ステム動作に必要な周期的タイミング信号を発生する。 本発明に関しては、タイミング装置１６が第３図に示す
ようなタイミング信号を発生することが分れば十分であ
る。 マシンサイクルの開始に対応しｌこ時点ｔ。で信号５Ｔ
ＲＯＲΔが発生される。 信号５ＴＲＯＲＡの立上り端は、制御メモリ１から読出
されたマイクロ命令をレジスタＲＯＲ５にローディング
するために用いられる。 マシンサイクルの中間時点ｔ１で信号５ＴｒＮＴが発生
される。 信号５ＴＩＮ丁は割込みに対する可能化信号として使わ
れる。 時点ｔ１の後の時点ｔ２で信号ＳＴＭＩが発生され、こ
の信号はマシンレジスタのローディングのための可能化
信号として使われる。 時点ｔ３で信号５ＴＲＡＤＡが発生される。 １９− 信号Ｓ　Ｔ　Ｒへ〇Ａの立−１ニリ端はレジスタＲＯ８
Ｐ八〇のＩＩ−ディングに用いられる。 したが・】で、このマシン°リーイクルは２つのフェー
ズからｔする。 実行フ１−ズと称される第１７エーズの期間中にマイク
ロ命令がレジスタ５にロー１ｚされ、デコードされ、実
行される。 さらに、可能なマイクロプログラム割込みも完膚しつつ
、次のリイクルで実行されるべきマイクロ命令のｊ′ド
レスが定められる。 信号ＳＴＲΔＤΔで開始する第２７エーズの期間中に現
時マイクロ命令の実行がなされ、レジスタＲＯＳ　ｌ’
Δ３のローディングで次のマイクロ命令の読出しが開始
する。 第２フ［−ズが終了すると、新たなマシンサイクルが開
始する。 これまで説明してきた制御メモリ機構は従来周知なもの
である。 次に第２図を参照して新規な要素を説明する。 第２の制御メモリ１７は、制御メモリ１（例えば２Ｏ− ２Ｋ）よりも少ないアドレス可能位置数を有し、制御メ
モリ１と並列に接続する。 メモリ１７はチャンネル１８を介してレジスタ３から出
力された下位ビットＣ８Ａ　（０５−１５）によりアド
レスされる。 メモリ１７の出力は、適当なパラレル度（例えば８ビツ
ト）を有し、チャンネル１つを介してマルチプレクサ２
０の第１人カセットに接続する。 マルチプレクサ２０の出力は、レジスタＲＯＲ５と同じ
機能をもつレジスタＲＯＲＡ４１の対応人力に接続する
。 レジスタ４１はレジスタ５と同様に信号５ＴＲＯＲＡに
より可能化される。 レジスタ５および４１は、別個のレジスタとして図示し
であるが、メモリ１および１７のそれぞれのパラレル度
の和に等しいパラレル度をもつ１つのレジスタで構成さ
れてもよい。 レジスタ４１の出力はデコーダ６の対応入力に接続する
。 レジスタ４１にストアされた情報は適当にデコ−ドされ
るどイ・１加的マイク［１指令を与え、このマイクロ指
令は１ノジスタＲＯＲ５の内容をデコードして発生され
たイ・１加的マイクロ指令と一緒になって働く。 マルヂブ１ノクザ２０の第２人力（２ツト２０Ａは常時
論理レベル“０″に接続される、１ マルヂブ１ノクリ−２０の第３および第４人カセツ１へ
はチャンネル２１を介してレジスタ２２の出力に接続す
る。 レジスタ２２の入力はチャンネル２３を介してレジスタ
ＲＯｆｔ　りの適当な出力、例えば出力ＲＯＲ（２４−
３１）　ｌこ接続する。 レジスタ２２のクロック入力は、信号ＳＴＭＩとマイク
ロ指令Ｍ０１を入力に受取るＡＮＤゲート２４の出力に
１き続する。 実行中のマイクロ命令が定数ローディングマイクロ命令
であってレジスタ２２をデスティネーションレジスタど
して指示するどき、マイクロ指令ＭＣＩは論理レベル“
１″にあり、該定数はチャンネル２３にりえられ、レジ
スタ２２にロードされる。 この制御メモリ機構は２つのフリップ７０ツブ２５、２
６と論理ゲート２７．２８．２９．３０．３１によって
完成する。 Ｊ−にフリップフロップ２５のＪ入力はマイクロ指令Ｍ
Ｃ１を受取り、Ｋ入力は常時論理レベルＩＩ　１１＋に
接続される。 信号ＳＴＭＩはフリップフロップ２５のクロック人力Ｋ
に供給される。 フリップフロップ２５はＭＣＩが論理レベル“１″

【こ
あるとぎにＳＴＭＩの立」ニリ端でセットされ、そうで
汀い場合にはその状態を変えない。 Ｊ−にフリップ２６のＪ入力はＡＮＤゲート２７の出力
から信号ＥＩＩＮＴを受取り、Ｋ入力は論理レベル１の
信号を常時受取る。 信号ＳＴＭｒはフリップ７０ツブ２６のクロック入力Ｏ
Ｋに供給される。 フリップフロップ２６はゲート２７の出力に論理レベル
゛１″の信号ＥＩＴＮＴが存在するときにＳＴＭＩの立
上り端でセラ］へされ、そうでない場合にはその状態を
変えない。 ２３− ＡＮＤゲーグー２７は割込み信号ＴＮＴおよびタイミン
グ信′１４８Ｔ１ＮＩを入力に受取る。 フリップ７０ツブ２６のリセット入力はＮＡＮＤゲート
２８の１１１力に接続する。したがってこのリセット人
力Ｒに論理レベル“０″の信号が供給されるとフリップ
フロップ２６はリセットされる。 ＮΔＮ　Ｆ）グー１〜２８は信号ＳＴＭＩとマイクロ指
令ＭＣ２を人力に受取る。 マイク［ｌ　ｌｉｔ令ＩＶＬＣ２は、実行中のマイクロ
命令が割込み終了マイクロ命令であるとき、すなわち中
断されていたマイク１］プログラムへの復帰を指令する
ものであるとき、論理レベル゛１″である。 フリップフロップ２５のリセット人力ＲはＮＡＮＤゲー
ト２りの出力に接続する。 ＮＡｔ１）グー１〜２９の第１人力は信号５ＴＲＯＲＡ
を受取る。 ゲート２９の第２人力はフリップフロップ２６の出力Ｑ
に接続する。 マルチプレクサ−２０は２つの選択入力Ｓ＋　、Ｓ２に
よって制御される。 ２４− 人力Ｓ１はＡＮＤゲート３０の出力に接続し、該ゲート
３０の２つの入力はフリップフロップ２５の出力Ｑおよ
びフリップフロップ２６の出力Ｑにそれぞれ接続する。 入力Ｓ２は、制御メモリアドレッシングごットｃｓＡ　
（００−０４）を入力するＯＲゲート３１の出力に接続
する。 ピッ１〜Ｃ８Ａ　（００−０４）が全て論理レベル゛″
ＯＩ＋のとき、すなわち制御メモリアドレスが２により
小さいとぎ、ＯＲゲート３１の出力は論理レベル゛０″
である。 Ｓ２　＝Ｓ＋　＝００とき、チャンネル１９はマルチプ
レクサ２０の出力に接続する。 ８２　＝１、Ｓ＋　＝Ｏのとぎ、入力セット２０Ａはマ
ルチプレクサ２０の出力に接続】−る。 ５１−１のとき、Ｓ２の論理レベルが何であってもチャ
ンネル２１はマルチプレクサ２０の出力に接続する。 次に制御メモリ機構の動作を述べる。 主制御メモリ１が２により小さいアドレスでアドレス２
＼れるとぎ、すなわちＣ８Ａ　（００−２４）　＝０の
とき、副制御メモリ１７もアドレスされる。 メモリ１７から読出された情報はマルチプレクサ２０を
介ｔノでレジスタ４１に転送される。 すなわら、２により小さいアドレスに対して、拡張化さ
れたマイクロ命令が得られ：このようなマイク［１命令
のビット数はメモリ１，１７のパラレル醍の和に等しい
。 主制御メモリ１が２に以上のアドレスでアドレスされる
どぎ、すなわちＣ８Ａ　（００−０４）の少なくとも１
ピツトが１″であるとき、パ全部零″のコードがマルチ
プレクサ２０を介してレジスタＲＯＲ４１に強制入力さ
れる。 別なｈい方をすると、２Ｋに等しいまたはそれＪ：り大
さいアドレスに対して、定常な長さのマイクロ命令が１
！Ｖられ；このようなマイクロ命令のビット数番、１メ
モリ１のパラレル度に等しい。 しかし、レジスタ２２への定数のローディングを指示す
る定数ローディングマイクロ命令を制御メモリ１に任意
のアドレスにでストアすることば可能である。 この場合、アドレスにのマイクロ命令が読出されてレジ
スタＲＯＲ５にロードされると、マイクロ指令ＭＣＩが
発生される。 このようなマイクロ命令の実行期間中、信号ＳＴＭＩは
フリップフロップ２５をセットし、マイクロ命令のビッ
ト２４−３１のフィールド（第１図）によって規定され
る定数がレジスタ２２にロードされる。 定数ローティングマイクロ命令の実行期間中に何らの割
込みも受付けられないときには、フリップ７０ツブ２６
はリセット状態のままにあり、したがってＡＮＤゲート
３０の出力は論理レベル゛１″である。 次のサイクルが開始すると新たなマイクロ命令が５ＴＲ
ＯＲＡの立上り端でレジスタＲＯＲ５にロードされ、こ
れと同時にレジスタ２２にストアされていた情報がレジ
スタ４１に転送される。 このようにして、拡張化されたマイクロ命令が得られる
。 一、？／− マイク１１命令の拡張化は、定数ローディングタイプで
あってその定数を規定する１ビツトフイールドを使用し
たに違いない先のマイクロ命令を犠牲にして１１７られ
る。 また同１１，１に、信号５ＴＲＯＲＡがＮＡＮＤゲート
２９を介してフリップフロップ２５をリセットする。 信Ｍ　Ｓ　Ｔ　ＲＯＲＡの立上り端に対して、マルチプ
レクサ２０の入力Ｓ１に与えられる信号は、論理チェイ
ンＮΔＮＤ２９、フリップフロップ２５、ＡＮＤ３０を
伝播する信号によって決まる時間遅延をもって論理レベ
ル１１０　Ｉ＋に立ち下がる。 アドレスにのマイクロ命令（定数ローディングマイク［
］６Ｉ）令）十の実行期間中に割込みが受付けられると
、フリップ７０ツブ２５に加えてフリップフロップ２６
ｔ３セツトされる。 この場合、Ｓｌは論理レベル゛０″のままであり、レジ
スタ２２の定数は５ＴＲＯＲＡの次の立上り端でレジス
タ４１に転送されない。 割込み処理マイクロプログラムの展開に関係するマシン
リイクルの全期間中、フリップフロップ２８− ２５、２６はレットされたままである。 割込み処理マイクロプログラムの最後のマイクロ命令は
割込み処理終了および中断されていたマイクロプログラ
ムへの復帰のマイクロ命令であり；このマイクロ命令に
よってフリップフロップ２６をリセットせしめるマイク
ロ指令ＭＣ２が発生される。 したがって、次のマイクロ命令が５ＴＲＯＲＡでレジス
タＲＯＲ５にロードされたとき、これと同時にレジスタ
２２の内容もレジスタ４１に転送され、中断されていた
マイクロプログラムが情報の損失なしに再開される。 上述した制御メモリ機構によれば、割込みマイクロプロ
グラムはレジスタ２２によって拡張化されたマイクロ命
令を使うことができない。というのは、中断されていた
マイクロプログラムを実行するのに必要な情報が既にレ
ジスタ２２に入っているからである。 しかし、制御メモリ１にストアされ得る割込みマイクロ
プログラムのアドレスは２により小さいためその３１．
うな制限は無視できるものであり、したがってマイクロ
命令拡張化は制御メモリ１７によって得られる。 本発明の制御メモリ機構は多くの利点を有する。 ある範囲の主制御メモリアドレスに関して、マイクロ命
令は主制御メモリと並列にアドレスされるより小さい容
量の副制御メモリを用いて拡張可能である１゜ マイク１１プログラム割込みがあったとしても、制御オ
ペ１ノージヨンの正しい実行に影響を与えない。 付加的制御メモリを通して１！７られたマイクロプログ
ラム１；１：張は、多数のシステム電子回路のパラレル
制御を要求し１１３Ｊ：び／まＩＣは高周波数を使用す
るファーストオペレーション、例えば命令割込みまたは
割込処理オペレーションの実行に用いて有利である。 全メモリ容量に関しては、次のマイクロ命令に対する拡
張コードとして先のマイクロ命令の１フイールドを用い
てマイクロ命令の拡張が行える。 これに伴い、拡張化マイクロ命令に先立つマイクロ命令
は一般にレジスタ２２への定数のローディングだけをタ
スクとし伯の目的には使われない。 それから、システムによって実行されるオペレーション
のスローイングが概して続く。 したがってこのようなマイクロ命令拡張は、多数の電子
装置のパラレル制御を要求するが低周波数を使用する診
断オペレーションの実行に用いて有利である。 この場合、制御オペレーションの正しい実行に影響を及
ぼすようなマイクロプログラム割込みの可能性はあまり
ない。 明らかなように、上記説明は本発明の好適な一実施例に
関するにすぎず、本発明の技術思想の範囲内で種々の変
形が可能である。 特に副メモリ１７を低い重みのアドレスレンジに接続す
る代わりに主メモリ１の任意のアドレスレンジに接続し
てもよい。 その場合ＯＲゲート３１をアドレスデコーダに置換して
よい。 一、ｊｌ−

【図面の簡単な説明】

第１図は１つのマイクロ命令のフォーマットを一例どし
て示す図、 第２図は本発明による好適な制御メモリ機構を示すブ「
１７９図、おＪ：び 第３図は第２図の制御メモリ機構に用いられるタイミン
グ信号の幾つかを示すタイミング図である。 １・・・主制御メモリ　　１７・・・副制御メモリ３・
・・アドレッシングレジスタ ７・・・アドレス発生装置 ４・・・ｆ−ヤンネル ５・・・マイクロ命令レジスタ ２２・・・１ノジスタ　　　　２０・・・マルチプレク
サ２５、２６・・・Ｊ　−Ｋフリップフロップ２７、３
０・・・ＡＮＤゲート ２８、２９・・・ＮΔＮＤゲート ３１・・・ＯＲゲート ３２− 手続補正書 昭和ｒ７年２月１日 １、事件の表示 昭和ｕ年特許願第　ノ＝１／３ζｒ号 ２、発明の名称 （“１侶「メも°）才人ｆｒＡ− ６、補正をする者 事件との関係　　特許出願人 住所 ４、代理人 ５、補正の対象 タイプした明Ｍｉ書 ６、補正の内容

Claims (2)

【特許請求の範囲】
1. （１）　　各々のマイクロ命令が１つのマシンサイクル
   で実行されるような一連のマイクロ命令が、より高い優
   先準位のマイクロ命令シーケンスを実行するための割込
   み信号（ＩＮＴ）により任意のマシンサイクル期間中に
   中断され得るマイクロプログラム型データ処理システム
   における制御メモリ機構であって、 −Ｎ個のアドレス可能位置を有し、アドレッシング入力
   および出力を設けた主制御メモリく１）、−Ｍ個（Ｍ＜
   Ｎ）のアドレス可能位置を有し、アドレッシング入力お
   よび出力を設けた副制御メモリ（１７）、 −前記主および副制御メモリのアドレッシング入力に接
   続し、それらのメモリを一緒にアドレスするための手段
   （７，３）、および −前記主制御メモリの出力に接続する第１の入力セット
   と第２の入力セットとを有するマイクロ命令レジスタ（
   ５，４１）、 を備える制御メモリ機構においてニ ー　第１の所定マイクロ命令によって可能化され、前記
   第１の所定マイクロ命令の１ビツトフイールドをストア
   する拡張レジスタ（２２）、−複数の入力セットと出力
   セットを設け、第１の入力セットは前記副制御メモリの
   出力に接続し、第２の入力セットは前記拡張レジスタの
   出力に接続し、第３の入力には所定の論理状態が与えら
   れ、前記出力セットは前記マイクロ命令レジスタの第２
   の入力セットに接続してなり、かつ第１の選択信号（Ｓ
   ｌ）と第２の選択信号（Ｓ２〉によって制御される選択
   的転送手段（２０）、 −首記アドレッシング手段から少なくともマイクロ命令
   アドレス部分を入力に受取り、所定のマイクロ命令に対
   して前記第１の選択信号を発生してこの信号により前記
   転送手段を可能化して前記第１の入力セットから前記出
   力セットに情報を転送せしめる第１の論理回路（３１）
   、 および −　前記第１の所定マイクロ命令によって可能化され、
   前音１割込み信号によってロックされ、第２の所定マイ
   クロ命令ににって禁＋Ｌ化され、前記第２の選ＪＲ（ｒ
   ”ｉ号を発生してこの信号により前記転送手段を可能化
   して前記第２の入力セットから前記出力セラ１へに情報
   を転送せしめる第２の論理回路（２５，２Ｇ、　２７．
   ２Ｂ、　２９．３０）、を更に備えることを特徴とする
   制御メモリ機構。
2. （２）前記）πＩＲ的転送手段はマルチプレクサからな
   ることを１！＋　ｍとする特許請求の範囲第１項に記載
   の制御メＬり機構。