JPH0127453B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理システムに使用されるマイ
クロプログラムされた制御ユニツトに関する。

最近のデータ処理システムは、作業プログラム
すなわち、そのシステムに割当てられたプログラ
ムを形成する幾つかのプログラム命令を適切なマ
イクロプログラムにより解読しかつ実行できる制
御ユニツトを備えていることが知られている。言
い換えれば、実行される各命令は幾つかのマイク
ロ命令（microinstructions）により形成された
マイクロプログラムを呼出し、各マイクロ命令は
マシンサイクル中に実行される。最近のデータ処
理システムは例えば米国特許第3812464号、第
3872447号、第3956738号、第3991404号、第
3949372号及び幾つかの特許に説明されている。
各命令の解読及び実行は一般には幾つかのマシン
サイクル及びマイクロプログラムの幾つかのマイ
クロ命令の実行を必要とする。既知のように、マ
イクロ命令は一般にはマイクロプログラム読取り
専用メモリ（ROM）に記憶されており、各マシ
ンサイクル毎にマイクロ命令はこのROMから１
つづつ読み出され一組のマイクロコマンド
（microcommand）にデコードされる。このマイ
クロコマンドは各マシンサイクル中にプロセツサ
を構成している論理電気回路網の基本動作を制御
する。同じ基本動作は同じマイクロコマンドによ
り指定される。マイクロ命令の表現力はそのパラ
レリズム（parallelism）すなわちそのマイクロ
命令を構成しているビツト数により制限される。
すなわち、より高度のパラレリズムがあれば、あ
る独立のマイクロコマンドを同じマシンサイクル
中にパラレルに発生する能力はより大きくなる。

プロセツサの構造及び節約のため、一般に低減
されたマイクロ命令パラレルリズムが使用される
傾向にある。つまり、このようなパラレリズムは
一般には、プロセツサが１つのマシンサイクル中
で実行できる全てのマイクロコマンドを同時に発
生するために必要とされるものよりも小さい。従
つて、同時に実行される数多くの操作は一連のマ
シンサイクル中で実行されねばならない。例え
ば、マイクロ命令は一般には実行マイクロ命令と
飛越しマイクロ命令とに分類されている。実行マ
イクロ命令では、構成ビツトは、実際に和、減
算、比較、レジスタ間の転送等を制御する実行マ
イクロコマンドを符号化形式で表現する。このよ
うなマイクロ命令に対しては、一連のマイクロ命
令の呼出しは１つづつ先行のマイクロ命令のアド
レスを増分することにより順次発生される。実際
に、実行マイクロ命令のフオーマツトでは、異な
つた方法、例えば直接あるいは間接モードにおい
て絶対あるいは相対期間に、引続くマイクロ命令
のアドレスを与えるためにマイクロ命令の一部を
使用すること、つまり引続くマイクロ命令の有効
アドレスが記憶されているレジスタのアドレスを
与えることによつて、アドレス指定を実行するの
に適する大きさを有するビツトフイールドは使用
できない。一方、飛越しマイクロ命令では、構成
ビツトは、次のマイクロ命令の非シーケンシヤル
アドレス指定の実行を命令し、かつ絶対あるいは
相対的方法で直接あるいは間接的に引続くマイク
ロ命令のアドレスを与えるマイクロコマンドを符
号化形式を表現する。更に、条件付き飛越しマイ
クロ命令の場合には、次のマイクロ命令の非シー
ケンシヤルアドレス指定は、同じマイクロ命令フ
イールドによつて直接にあるいは間接的に示され
た所定の条件の発生によつて条件付けられる。こ
のようなマイクロ命令のフオーマツトにおいて
は、異なつた演算（すなわち、論理／算術演算あ
るいは転送操作）を一緒に実行するのに適する大
きさのビツトフイールドは使用できず、複数の異
なつた条件の発生に基づいて複数の異なつた独立
のアドレスへの条件付き飛越しを実行することも
できない。実際、この最後の点はマイクロ命令が
同時に複数のアドレス及び複数の飛越し条件を与
える能力を有することを要求する。このような制
限は本発明の目的である多重分岐能力を有するマ
イクロプログラムされた制御ユニツトにより解決
される。

本発明により、低減した容量と低いパラレリズ
ムとを有する第１の補助読取り／書込みメモリ、
低減した容量と高いパラレリズムとを有する第２
の補助読取り／書込みメモリ、及び優先回路がマ
イクロプログラムメモリに接続される。第１の補
助メモリは第２の補助メモリのアドレス指定コー
ドを記憶するために設けられている。第２の補助
メモリは条件、複数の分岐アドレス及び可能なら
ば他の情報を識別するための複数のコードを記憶
するために設けられている。マイクロプログラム
メモリがアドレス指定される時に第１の補助メモ
リもアドレス指定され、これが次に第２の補助メ
モリをアドレス指定する。このように、マイクロ
プログラムメモリから読出されたマイクロ命令の
他に、第２の補助メモリから読出された一組の情
報及び分岐条件、分岐アドレス他の表示が使用で
きる。従つて、マイクロ命令は他の情報により補
うことができ、これはあたかもマイクロ命令長が
増大されたようにみえる。このように補なわれた
１つのマイクロ命令によつて、論理／算術演算あ
るいは転送は、複数の条件の試験及び複数のアド
レスのうちの１つへの飛越しと共に実行できる。

以下に図面を参照して本発明について詳細に説
明する。

第１Ａ図及び第１Ｂ図は本発明の多重分岐能力
を有するマイクロプログラムされた制御ユニツト
の実施例を示すブロツク図である。このユニツト
は従来の既知の部分（第１Ａ図の部分）及び本発
明の特徴が適正に存在する付加の部分（第１Ｂ図
の部分）を含んでいる。本発明の説明の完全さの
ため及びより良い理解のため、第１Ａ図について
説明する。従来の制御ユニツトは制御メモリのア
ドレス指定のためにレジスタ１（すなわち
ROSAR）を含んでおり、その出力はチヤンネル
を介して制御メモリ３のアドレス指定入力に接続
されている。好適には、この制御メモリは２つの
部分、すなわち、読取り専用部３Ａ及び読取り／
書込み部３Ｂにより構成されている。このよう
に、全体的にしばしば使用するマイクロプログラ
ムは固定的に部分３Ａに記憶でき、一方あまり使
用されないマイクロプログラム（例えば、診断マ
イクロプログラム）あるいは特別の操作を実行す
るマイクロプログラムは必要とされる時に部分３
Ｂに記憶できる。

制御メモリのパラレリズムは例えば32ビツトで
あり、その大きさは例えば32Kワードであり、そ
のうちの4Kが読取り専用で28Kが読取り／書込
み用である。制御メモリ３の出力は出力レジスタ
５（ROR）の入力に接続されている。このレジ
スタ５の出力は、マイクロ命令を一組のマイクロ
コマンドM₁，M₂，……M_Nにデコードするデコ
ード回路６の入力に接続されている。

既知の形式のタイミングユニツト４、例えば米
国特許第4134073号、第3599011号及び第3418498
号に記載された形式のもの、は適正な数の出力端
に巡回タイミングパルスT₁，T₂，……T_Nを発生
する。これらのタイミングパルスは、各マシンサ
イクル中に適正に調時されるマイクロコマンドを
得るようにマイクロコマンドによつて適正にアン
ドをとられる。第１Ａ図は例えば、T₁及びM₁が
ANDゲート７を介して調時マイクロコマンド
MC₁を発生し、T₂及びM₂がANDゲート１４を
介して調時マイクロコマンドMC₂を発生する。
調時マイクロコマンドはマシンサイクル中制御ユ
ニツト及びこの制御ユニツトにより制御される処
理ユニツトの両方において、複数の基本動作の発
生、例えばレジスタのローデイング、メモリサイ
クルのスタート、ゲート使用可能化等を制御す
る。

レジスタROSAR１はその入力端にマルチプレ
クサ１６の出力の組からメモリ３をアドレス指定
するために使用されるアドレスを受ける。このア
ドレスは、１単位だけ先行アドレスを増分するこ
とにより、あるいは進行中のマイクロ命令により
確定された飛越し変位を先行アドレスに加算する
ことにより、あるいは先行アドレスを新しい絶対
アドレスに置き換えることにより既知の方法で形
成される。第１Ａ図では、レジスタROSAR１の
出力チヤンネル２はバツフアレジスタTADD８
の入力端に接続されている。レジスタTADD８
の出力は増分回路９の入力端及び加算回路ADD
１０の第１の組の入力端に接続されている。

加算回路１０はチヤンネル１１及びマルチプレ
クサ１２を介してその第２の組の入力上に、レジ
スタROR５内に含まれているマイクロ命令のビ
ツトフイールドを受ける。増分回路９の出力はチ
ヤンネル１３を介してマルチプレクサ１６の第１
の入力の組に接続されている。ROSAR１はこの
径路を介してその入力端に１だけ増分された先行
アドレスを受ける。加算回路１０の出力端はチヤ
ンネル１５を介してマルチプレクサ１６の第２の
入力の組に接続されている。ROSAR１はこの径
路を介してその入力端に変位Ｋだけ増分された先
行アドレスを受ける。マルチプレクサ１２の出力
もチヤンネル１７を介してマルチプレクサ１６の
第３の入力の組に接続されている。ROSAR１は
この径路を介してその入力端に絶対アドレスを受
ける。別のアドレス指定用径路がマルチプレクサ
１６の第４の入力の組に接続されたチヤンネル１
９により構成される。チヤンネル１９は例えばデ
ータ処理装置のレジスタ（図示せず）からアドレ
ス指定コードを受ける。明らかに、マルチプレク
サ１６及び１２の複数の入力の組は相互に排他的
な方法で、適正に調時されたマイクロコマンドに
より、あるいは適正な制御信号により使用可能に
される。

例えば、第１Ａ図は、マルチプレクサ１６が４
つの選択信号S₁，S₂，S₃，S₄により制御され（説
明の簡単化のため、４つの信号は実際には制御が
符号化形式で単に２つの信号により実行された場
合でも明示される）、また、マルチプレクサ１２
が信号S₅により制御される。例えば、信号S₁はチ
ヤンネル１３からROSAR１への転送を可能に
し、信号S₂はチヤンネル１５からROSAR１への
転送を可能にし、信号S₃は（ORゲート１８を介
して）チヤンネル１７からROSAR１への転送
を、信号S₄はチヤンネル１９からROSAR１への
転送をそれぞれ可能にする。信号S₅は存在する時
には例えば入力チヤンネル４６から（ORゲート
１１２を介して）マルチプレクサ１２の出力端へ
情報の転送を可能にする。信号S₅が存在しない時
は、ROR５の出力チヤンネル１１８からマルチ
プレクサ１２の出力端への転送が可能にされる。

第２Ａ図、第２Ｂ図、第２Ｃ図及び第２Ｄ図は
データ処理システムに使用されるマイクロ命令の
最も一般的な形式のフオーマツトを示している。
第２Ａ図は実行マイクロ命令のフオーマツトを示
している。この実行マイクロ命令は関数コード
FC及び実行コードOCを含んでいる。第２Ｂ図は
無条件相対飛越しマイクロ命令のフオーマツトを
示している。この飛越しマイクロ命令は関数コー
ドFC、可能実行コードOC及び飛越し変位Ｋを含
んでいる。第２Ｃ図は無条件絶対飛越しマイクロ
命令のフオーマツトを示している。この飛越しマ
イクロ命令は関数コードFC及び飛越しアドレス
Ａを含んでいる。第２Ｄ図は条件付き相対飛越し
マイクロ命令のフオーマツトを示している。この
飛越しマイクロ命令は関数コードFC、条件コー
ドCC及び飛越し変位Ｋを含んでいる。

実行マイクロ命令は常に次マイクロ命令の順次
のアドレス指定を必要とし、この実行マイクロ命
令がROR５中に含まれている時には、適正に調
時されたマイクロコマンドMS１をデコーダ回路
６を介して発生する。このマイクロコマンドMS
１は次に信号S₁を発生する。このように、ROR
５中に含まれているマイクロ命令のアドレス（こ
のアドレスはTADD８に含まれている）は１だ
け増分され、マルチプレクサ１６を介して
ROSAR１へ転送される。このアドレスはここで
次マイクロ命令をアドレス指定する。ROR５中
に含まれている無条件（絶対あるいは相対）飛越
しマイクロ命令はデコーダ回路６により２つのマ
イクロコマンドMS３，MS２のうちの１つを発
生する。マイクロコマンドMS３，MS２は適正
に調時されており、次に信号S₃あるいはS₂を発生
する。ROSAR１にロードされたアドレスはＡに
等しい新しいアドレス（マルチプレクサ１２及び
チヤンネル１７を介してROR５から転送された
アドレス）であるか、あるいはＫだけ増分された
（ＫはROR５からマルチプレクサ１２及びチヤン
ネル１１を介して転送された飛越し変位である）
先行アドレス（TADD８に含まれている）に等
しいアドレスである。条件付き飛越しマイクロ命
令は次アドレスの発生に対して２つの代替を与え
る。

このマイクロ命令に含まれている条件コード
CCは、特定の条件がどのアドレスが次アドレス
であるべきか決めるために試験されるべきことを
特定する。第１Ａ図の条件コードCCは実質的に
マルチプレクサ２０用の選択コードとして動作す
る。このマルチプレクサ２０はその複数の入力端
に、データ処理システム内で発生した条件あるい
は状態を表わす複数の信号を受ける。データ処理
システム内では、数百の条件がしばしば考慮され
る。例えば、算術演算による桁上げ信号、桁溢れ
信号、特別の演算モード（初期設定モード、特権
モード）の信号、特別の特性のオペランド（10
進、パツク10進、２進）を示す信号等が考えられ
る。条件コードCCはマルチプレクサ２０を介し
て１及びこれらの条件のうちの１つだけを選択
し、それが照合される（すなわち、論理レベル１
にある）とマルチプレクサ２０がその出力端に照
合された条件信号CVを発生する。条件付き飛越
しマイクロ命令はデコーダ６を介して条件の試験
を使用可能にするマイクロコマンドCEを発生す
る。CE及びCVはANDゲート５０の入力端に与
えられ、CE及びCV（CVからNOT１５０を介し
て得られる）はANDゲート５１の入力端に与え
られる。条件CVが照合されると、信号S₂がAND
ゲート５０の出力端にあらわれる。条件CVが照
合されないと、信号S₁がANDゲート５１の出力
端にあらわれる。信号S₁及びS₂はマルチプレクサ
１６の選択コマンドとして使用される。

本発明の特徴部分である第１Ｂ図の制御ユニツ
ト部について説明する。第１Ａ図に既に示された
要素及び従来技術において既知の要素の外に、制
御ユニツトは第１の補助読取り／書込みメモリ２
１、第２の補助読取り／書込みメモリ３０、複数
の選択及び条件試験回路３１，３２，３３、この
選択及び条件試験回路に接続された優先回路４
０、及び飛越しアドレス選択回路４５を含んでい
る。

補助メモリ２１は好適には制御メモリ３のよう
に低減したパラレルリズム（例えば、８ビツト）
及び低減した容量（例えば、4Kバイト）を有し
ている。メモリ２１のアドレス指定入力５２は２
つの入力の組５３，５４を有しているORゲート
の組２２の出力端に接続されている。ORゲート
の組２２はチヤンネル２上にあるメモリアドレス
の下位部分をANDゲートの組２３を介して入力
の組５４に受ける。この下位部分は補助メモリ２
１の各部をアドレス指定するのに十分でなければ
ならない（図示の好適実施例では、このアドレス
部分は12ビツトから成つている）。ORゲートグ
ループ２２は更にレジスタ２５にラツチされてい
るアドレスをANDゲートグループ２４を介して
入力の組５３に受ける。レジスタ２５は適切なマ
シンサイクル（図示せず）から来るアドレスをロ
ードされる。ANDゲートグループ２３及び２４
の制御入力はそれぞれフリツプフロツプ２６の反
転出力及び直接出力に接続されている。このフリ
ツプフロツプは適正なマイクロコマンドMC４，
MC５によりセツト／リセツトされる。フリツプ
フロツプ２６がセツトされた時、これは制御ユニ
ツトが初期設定フエーズにあることを示す。つま
りこの初期設定フエーズでは、ANDゲートグル
ープ２３がロツクされる。従つて、補助メモリ２
１はレジスタ２５内に含まれているアドレスによ
りアドレス指定され、各アドレス指定されたワー
ド（バイト）に応じて２進コードが記憶される。
この２進コードは適切なマシンチヤンネル（図示
せず）に接続されている入力チヤンネル２７を介
して受ける。このようにして、メモリ２１は初期
設定される。

この状態で、メモリ２１は、フリツプフロツプ
２６の直接出力により使用可能にされている
ANDゲート２８を介して書込み調時コマンド
WRを受ける。フリツプフロツプ２６がリセツト
された時に、制御ユニツトは操作フエーズにあ
る。この場合に、制御メモリ３をアドレス指定す
るために使用されたアドレスと同じアドレスが読
取り操作のためにANDゲートの組２３（このフ
エーズ中は使用可能にされている）を介して補助
メモリ２１をアドレス指定する。メモリ２１は制
御メモリ３の容量より小さい容量であるから、ア
ドレスの下位部分だけが使用される（図示の好適
実施例では、この部分は12ビツトから成つてい
る）。補助メモリ２１の出力はレジスタ１２８
（STATUSREG）の入力端に接続されている。
このレジスタ１２８の出力は第２の補助読取り／
書込みメモリ３０のアドレス指定入力に接続され
ている。このメモリは低減した数のアドレス可能
部分を有している。その数はメモリ２１のパラレ
リズムにより決定されるアドレス指定容量に等し
いかあるいはこれよりも少ない。

実施例においては、メモリ２１のパラレリズム
が８であるから、メモリ３０は256個のアドレス
可能部分を有することができる。各アドレス可能
部分は例えば48ビツトの大きいパラレリズムを有
している。レジスタ１２８の出力は更にANDゲ
ートの組２９の入力端に接続され、このゲートの
出力はデコーダ３４の入力に接続されている。デ
コーダ３４はメモリ２１から読出されレジスタ１
２８内に含まれているワードをデコードし、デコ
ーダ６により発生されたマイクロコマンドの組に
加算する一組の付加のマイクロコマンドを出力す
る。従つて、補助メモリ２１はその機能の中に、
デコーダ３４を介して付加のマイクロコマンドを
発生する機能も備えている。

制御回路は特定の条件に対してのみANDゲー
トグループ２９を使用可能にし、付加のマイクロ
コマンドが特定の環境においてのみ発生されるこ
とを保証する。この回路は２つの入力ANDゲー
ト１３２，１３３、２つの入力ORゲート１３
４、フリツプフロツプ３５及びデコーダ３６を含
んでいる。デコーダ３６はチヤンネル２に接続さ
れた入力と、チヤンネル２上のアドレスが4Kよ
り小さい時に論理レベル１になる出力とを有して
いる。デコーダ３６の出力はANDゲート１３３
の入力に接続されている。ANDゲート１３３の
第２入力はフリツプフロツプ２６の反転出力に接
続されている。ANDゲート１３３の出力はORゲ
ート１３４の入力に接続されており、このORゲ
ート１３４の出力はANDゲートの組２９の使用
可能入力端に接続されている。このように、補助
メモリ２１はマイクロ命令のアドレスが4Kより
小さい時だけ付加のマイクロコマンドを発生す
る。4Kより大きいアドレスに対しては、メモリ
２１のこのような機能は、4Kの倍数だけ異なる
アドレスを有する複数の異なつたマイクロ命令
に、同じ相補のマイクロコマンドが関連すること
を避けるために禁止される。このような制限は適
切なマイクロコマンドMC６によりフリツプフロ
ツプ３５をプリセツトすることにより解除でき
る。

フリツプフロツプ３５の直接出力は２入力
ANDゲート１３２の入力端に接続され、このゲ
ート１３２の第２の入力はフリツプフロツプ２６
の反転出力に接続されている。ANDゲート１３
２の出力はORゲート１３４の入力に接続されて
いる。フリツプフロツプ３５はマイクロコマンド
MC７によりリセツトされる。フリツプフロツプ
３５がセツトされた時に、このシステムが初期設
定フエーズにない（フリツプフロツプ２６がリセ
ツトされている）ならばANDゲートの組２９は
4Kより大きいマイクロプログラムのアドレスに
対しても使用可能とされる。このような場合、付
加のマイクロコマンドによるマイクロコマンド積
分の機能は4Kよりも大きいマイクロプログラム
のアドレスに対してさえも補助メモリ２１により
実行される。これは診断には有効であり、一般に
は、限定され十分に定義された制御メモリの領域
すなわち4Kワードの大きさを有するページを使
用する制御ユニツトの動作が実行される場合に有
効である。この場合に、補助メモリ２１はそのペ
ージに相補の情報を連続的にロードされる。しか
し、本発明により、メモリ２１の主機能はアドレ
ス指定補助メモリ３０の機能となつた。

補助読取り／書込みメモリ３０は各アドレス可
能メモリ位置に複数の情報を記憶するために設け
られている。情報には次のものがある。

ａ） 複数の飛越し条件JC１，JC２，JC３の２
進コード。このコードの各々は試験されなけれ
ばならない複数の条件のうちの１つを識別す
る。

ｂ） 絶対飛越しアドレスJA１，JA２，JA３を
表わす複数の２進コード。

補助メモリ３０は複数の出力の組６４，６５，
６６，６７，６８，６９を有する。出力組６４，
６５，６６は条件試験及び選択回路３１，３２，
３３の入力に接続されている。これらの回路の
各々は、更に、前述の制御ユニツトを含むデータ
処理システム内で発生する条件を表わす複数の信
号を入力の組（それぞれ１３５，１３６，１３
７）に受ける。

前述したように、条件は互いに異なつた形式の
ものである。これらの条件は、グループで入力の
組１３５，１３６，１３７上に与えられる。各選
択回路は飛越し条件コードに基づいて、特定の条
件を同じ回路に転送するのに使用された入力の組
（それぞれ１３５，１３６，１３７）の特定の入
力を選択できる。この条件が存在する、すなわち
照合されたならば、選択回路は論理レベル１にあ
る照合された条件の信号を出力（それぞれ、３
７，３８，３９）上に与える。出力３７，３８，
３９は優先選択回路４０の入力端に接続されてい
る。

回路４０はその入力端に同時に存在する複数の
照合された条件信号の中からより優先のものを選
択し、これを選択出力４１，４２，４３のうちの
１つに転送する。ある条件が１度でも照合された
時及び、どの条件が今照合されているか否かに係
わらず、メモリ３０からの条件コードJC１，JC
２……JCNが強制飛越しを課する時はいつでも
この回路４０は更に出力端４４上に強制飛越し信
号EINTFOを与える。

選択出力４１，４２，４３は選択器４５の制御
入力端に接続され、選択器４５はその入力の組に
メモリ３０の出力６７，６８，６９を介して飛越
しアドレスJA１，JA２，JA３を受ける。この飛
越しアドレスの１つが選択されかつリード群４６
を介してマルチプレクサ１２の入力の組に印加さ
れる。信号EINTFOはORゲート１１２を介して
マルチプレクサ１２をまたORゲート１８を介し
てマルチプレクサ１６を制御する。優先選択回路
４０はORゲート１３４の出力端から来るリード
４７上の信号により使用可能にされる。言い換え
れば、複数の飛越し条件を多重試験するメカニズ
ムは、このシステムが初期設定フエーズになく
4Kより小さい制御メモリ３のアドレスに対して
のみ発生する。しかし、フリツプフロツプ３５が
セツトされていればこのメカニズムは4Kより大
きいアドレスに対しても発生できる。

第３図はさらに詳細に補助メモリ３０、条件選
択回路３１，３２，３３、優先選択回路４０及び
選択器４５を示している。補助読取り／書込みメ
モリ３０は高いパラレリズム（48ビツト）及び低
減された容量（例えば、256ワード）を適正に有
している。このメモリ３０は並列に構成された６
個の独立のモジユールにより形成されている。メ
モリ３０はデータ処理システムのチヤンネル１５
４からデマルチプレクサ１５３を介してロードさ
れる。デマルチプレクサ１５３の機能はメモリ３
０のパラレリズムをチヤンネル１５４のうちの１
つに調整することである。例えば、チヤンネル１
５４は８ビツトのパラレリズムを有している。デ
マルチプレクサ１５３の制御入力５６に印加され
た適正なマイクロコマンドは、チヤンネル１５４
上にある情報をメモリ３０の数多くのデータ入力
の組として接続された出力の組５７，５８，５
９，６０，６１，６２のうちの１つへ転送可能に
する。制御入力端５６に印加されるこのマイクロ
コマンドはメモリ３０の制御入力６３に印加さ
れ、メモリ３０を構成している６個のモジユール
のうちの１つの選択を可能にする。メモリ位置の
アドレス指定は、状態レジスタ１２８の出力端に
接続された入力５５を介して得られる。メモリ３
０の読取りは全てのモジユールに対して並列に、
アドレス指定された位置毎に48ビツト情報を読取
るために実行される。

実施例においては、読取り情報は以下のフオー
マツトを有している。

ビツト０−２：８つの飛越し条件から１つを識
別する第１のコードJC１． ビツト３−７：32の飛越し条件から１つを識別
する第２のコードJC２． ビツト８−12：32の飛越し条件から１つを識別
する第３のコードJC３． ビツト13−25：第１のコードJC１に結合され
た飛越しアドレスJA１． ビツト26−38：第２のコードJC２に結合され
た飛越しアドレスJA２． ビツト39−47：第３のコードJC３に結合され
た飛越しアドレスJA３。

ビツト０−２は出力の組64を介して条件選択回
路３１の制御入力端に印加される。条件選択回路
３１は実質的に８つの入力及び出力を有するマル
チプレクサにより形成されている。論理〓１〓は
固定的に回路３１の入力端に印加され、一方７つ
の異なつた条件C₁，C₂，……，C₇は回路３１の
他の入力端に印加される。ビツト３−７は出力の
組６５を介して条件選択回路３２の制御入力に印
加される。回路３２は実質的に３２の入力及び出
力を有するマルチプレクサにより形成されてい
る。論理〓１〓は固定的に回路３２の入力端に印
加され、一方３１の異なつた条件C₈，……，C₃₉
は他の入力端に印加される。ビツト８−12は出力
の組６６を介して条件選択回路３３の制御入力端
に印加される。回路３３は実質的に３２の入力及
び出力を有するマルチプレクサにより形成されて
いる。論理〓１〓は固定的に回路３３の入力端に
印加され、一方31の異なつた条件C₄₀，……，C₇₁
は他の入力端に印加される。ビツト13−25は出力
の組６７を介してANDゲートの組７０の入力端
に印加される。ビツト26−38は出力の組６８を介
して、ANDゲートの組７１の入力端に印加され
る。ビツト39−47は出力の組６９を介してAND
ゲートの組７２の入力端に印加される。

ANDゲートの組７０，７１，７２の出力の組
はORゲートの組７３の多くの入力の組として接
続されているORゲートの組７３の出力はチヤン
ネル４６を介してマルチプレクサ１２の入力の組
に接続されている。ゲート群７０，７１，７２，
７３は第１Ｂ図の選択器４５を形成している。優
先選択回路４０はORゲート７４、ANDゲート７
５，７６，７７，７８及び２つのNOTゲート７
９，８０により形成されている。ORゲート７４
は、それぞれマルチプレクサ３１，３２，３３の
出力端３７，３８，３９に接続されている入力
と、ANDゲート７５の入力端に接続された出力
とを有している。ANDゲート７５の第２の入力
はリード４７に接続されている。ANDゲート７
５の出力はリード４４に接続されている。マルチ
プレクサ３１の出力３７はANDゲート７６の入
力に接続されている。ANDゲート７６はリード
４７に接続された第２の入力を有している。
ANDゲート７６の出力はANDゲートの組７０の
使用可能入力端に接続されている。

マルチプレクサ３１により選択された条件の１
つが照合された時、すなわちマルチプレクサ３１
の出力３７が論理レベル１にあり回路４０がリー
ド４７上の論理レベル１により使用可能にされた
時に、論理レベル１にある信号EINTFOがリー
ド４４上に発生されかつ飛越しアドレスJA１が
チヤンネル４６に転送される。マルチプレクサ３
２の出力３８はANDゲート７７の入力に接続さ
れている。ANDゲート７７はリード４７に接続
された第２の入力と、NOTゲート７９を介して
マルチプレクサ３１の出力３７に接続された第３
の入力とを有している。ANDゲート７７の出力
はANDゲートの組７１の使用可能入力に接続さ
れている。マルチプレクサ３２により選択された
条件のうちの１つが照合され、マルチプレクサ３
１により選択された条件のどれもが照合されず、
更に回路４０がリード４７上の論理レベル１によ
り使用可能にされた時には、論理レベル１にある
信号EINTFOがリード４４上に発生され、飛越
しアドレスJA２がチヤンネル４６に転送される。
マルチプレクサ３３の出力３９はANDゲート７
８の入力に接続されている。ANDゲート７８は
リード４７に接続された第２の入力と、NOTゲ
ート７９を介してマルチプレクサ３１の出力３７
に接続された第３の入力と、NOTゲート８０を
介してマルチプレクサ３２の出力３８に接続され
た第４の入力とを有している。マルチプレクサ３
３により選択された条件のうち１つが照合され、
同時にマルチプレクサ３１，３２により選択され
た条件のどれもが照合されず、更に回路４０がリ
ード４７上の論理レベル１により使用可能にされ
ている時には、論理レベル１にある信号
EINTFOがリード４４上に発生され飛越しアド
レスJA３がチヤンネル４６に転送される。

本発明の好適な実施例を説明したが、いくつか
の効果を指摘することは好都合であろう。第１の
例は相対アドレスから開始する絶対メモリアドレ
スを発生するフアームウエアルーチンに関してい
る。最近のデータ処理システムにおいては、プロ
グラムライテイングと実際のメモリ位置からのア
ドレス決定とを自由にするために、相対的なある
いは通常のアドレスが使用されることが知られて
いる。データ処理システムはこのアドレスを適正
に処理し、相対アドレスから絶対メモリアドレス
を得る。演算はシステムのその演算状態に応じて
異なつた方法で実行される。更にこの演算と共
に、排他的に読取り動作に割当てられたメモリゾ
ーンが書込み動作中にはアドレス指定されないこ
と等を保証するために種々の制御を実行すること
が必要である。

第４図は通常の方法で実行されるアドレス演算
をフローチヤートで示している。例えば、相対ア
ドレスRAに配置されたオペランドを特定してい
るプログラム命令が読取られるような初期条件
（START）から開始した場合には、第１の条件
つき飛越しマイクロ命令によつて、システムが初
期設定状態にあるか否か、すなわちフリツプフロ
ツプFF−１がセツト（FF−１＝１）かリセツト
（FF−１＝０）かが照合される。システムが初期
設定状態にあれば、絶対アドレスが和RA＋Ｐに
より与えられる。ここで、Ｐでは保護されている
メモリ−ゾーンを定義するレジスタの内容であ
る。システムが初期設定状態にないならば、シス
テムが特権動作状態にあるか通常の状態（ユーザ
ー）にあるか、すなわちフリツプフロツプ
MODEがセツト（MODE＝１）にあるかリセツ
ト（MODE＝０）にあるか照合される。システ
ムが特権状態にあれば、動作RA＋Ｐが実行され
る。逆の場合には、別の制御が実行される。すな
わち、命令が読取り及び書込み（SN＝１（Ｒ／
Ｗ））あるいは読取られるだけ（SN＝０（Ｒ／
Ｅ））の情報を記憶するために割当てられたメモ
リーゾーンSNを参照するか否かが照合される。
SN＝１ならば、命令がそのオペレーシヨンコー
ドによつて読取り／書込み動作を定義するかある
いは命令が実行形（EX＝１）のものかが照合さ
れる。

命令が実行形のものであれば、例外が指摘さ
れ、例外処理ルーチンEXCPが実行され、更に、
レジスタRLROに含まれている情報とレジスタＰ
に含まれている情報とを相対アドレスに加算する
ことによつて、絶対アドレス演算が実行される。
SN＝０ならば、すなわち命令が読取り専用の情
報を記憶するために割当てられたメモリーゾーン
を参照するならば、その命令が書込み命令（WR
＝１）であるか否かが照合される。その命令が書
込み命令であれば、例外が指摘され、例外処理ル
ーチンが実行される。逆の場合には、絶対アドレ
スが計算される。前述のマイクロプログラムのマ
イクロ命令による発生は各条件試験に対して別個
のマイクロ命令の実行を必要とする。従つて、条
件FF−１、MODE、SN、WRの試験は４つのマ
シンサイクル中に実行されるべき４つの条件付き
飛越しマイクロ命令を必要とする。更に、４つの
マイクロ命令は記憶されるべき４つのメモリ位置
を必要とする。これに対して、前述のマイクロプ
ログラムされた制御ユニツトは複数の条件を同時
に試験できる利点を有している。

第５図は前述の制御ユニツトを用いて絶対アド
レスを計算するフローチヤートを示している。同
じ先行の初期条件が開始した後、条件FF−１、
MODE、SN、WRが飛越しマイクロ命令に関連
した情報を用いて単一の飛越しマイクロ命令によ
り試験され、補助メモリ３０の１つの位置に記憶
される。この同時の試験中に考慮されるべき唯一
の制限は優先命令である。複数の条件がこの優先
命令に基づいて照合されねばならない。この優先
命令は論理命令に対応しなければならない。条件
の試験はこの論理命令に基づいて発生しなければ
ならない。従つて、論理的に他の条件に先行する
条件FF−１は条件の組C₁，……，C₇に属せねば
ならず（第３図）、条件MODEは条件の組C₈，…
…，C₃₉に属せねばならず、条件SNは条件の組
C₄₀，……，C₇₁に属せねばならず、また条件WR
はデコード６１によりデコードされるマイクロ命
令により直接に試験される条件の組に属せねばな
らない。マイクロプログラムの発生はこの場合に
少ない数のマシンサイクルしか必要とせず、また
２つの補助メモリ２１，３０を使用することには
制御メモリ３の小さいメモリサイズ占有によつて
補償される。

本発明のマイクロプログラムされた制御ユニツ
トの別の利点は、マイクロプログラミングの誤り
の較正を可能にしかつ制御メモリの可能な故障を
救済できることである。制御メモリ３が読取り専
用ゾーン及び読取り／書込みゾーンにより構成さ
れていることは既に説明した。読取り／書込みメ
モリはダイナミツクであるすなわちその中に記憶
されている情報は電源故障の際には失なわれる
が、読取り専用メモリはスタチツクであるすなわ
ちその中に記憶されている情報が固定的である。
静的及び固定制御メモリの使用はシステムの開始
すなわち初期設定を可能にするために必要であ
る。更に、このようなメモリは他のものに比べて
より安価でより高速である。その上、これらのメ
モリは取換え等が不便であり、もしこれらのメモ
リがまちがつてプログラムされた場合に修正でき
ず、メモリを構成している要素の取換えが必要と
される。使用中に故障が制御メモリの特定の位置
に発生し誤つたマイクロ命令の読取りを生じた場
合にも同じ不便さが起る。この場合に、前述の制
御ユニツトを用いることによつて、（故障あるい
はマイクロプログラミングの誤りに基づく）誤つ
たマイクロ命令をバイパスすることが可能であ
る。この誤つたマイクロ命令にはシーケンシヤル
に、あるいは１つあるいは幾つかの先行マイクロ
命令から始まる飛越しによつて達することができ
る。

従つて、補助メモリ３０の所定の位置を示すア
ドレスコードを、各々があるメモリアドレス
ADDRiを等しいアドレスの補助読取り／書込み
メモリ２１の位置に有するような先行マイクロ命
令に関連することで十分である。試験される条件
コードがこの所定の位置に書き込まれる。これは
常に照合された条件、すなわちマルチプレクサ３
１の入力端に固定的に印加された条件〓１〓を示
す。飛越しアドレスJA１はこのコードに関連さ
れる。この飛越しアドレスはメモリ３内で、特に
このメモリの読取り／書込みゾーン３Ｂ内でメモ
リ位置への飛越しを可能にする。このメモリ位置
において、誤つたマイクロ命令に代わつて正しい
マイクロ命令が見い出される。この正しいマイク
ロ命令の後に、バイパスされる誤まつたマイクロ
命令に続いて論理的にこのマイクロ命令を参照す
る飛越しマイクロ命令が続く。

以上の説明は本発明の好適な実施例にのみ関
し、多数の修正が本発明の範囲から逸脱せずに行
ない得ることは明らかである。例えば、補助メモ
リ３０は３より大きいあるいは小さい多数の飛越
し条件グループ及び３より大きいあるいは小さい
同数の多数の飛越しアドレスグループを含むこと
ができる。飛越し条件選択回路、優先選択回路４
０及びアドレス選択器４５はこのことを考慮して
適当に修正される。更に、メモリ３０内に記憶さ
れた飛越し条件グループの数及び飛越しアドレス
グループの数は必ずしも一致する必要はない。例
えば、補助メモリ３０内に記憶されている飛越し
条件グループの数は飛越しアドレスグループの数
より大きくでき、１つの条件が照合された時に１
つあるいは複数の飛越し条件グループが呼び出さ
れる。いくつかの飛越しアドレスは他のマシンの
レジスタに含まれている。更に、補助メモリ２１
及び補助メモリ３０を別個に使用することもでき
る。実際に、メモリ２１内に記憶された２進コー
ドはメモリ３０用のアドレスとして及びデコーダ
３４を介して得られた別のマイクロコマンド発生
用のコードとして使用できる。このコードにより
実行される２つの機能はメモリ３０の別のマイク
ロコマンド及びアドレス内に往復の相互依存
（reciprocal interdependence）を課す。この制
限は第６図に示すように、メモリ３０内に記憶さ
れたコードによつて実行される２つの機能に全く
無関係な別の論理要素によつて解決される。

第６図は第１Ｂ図に既に示されたレジスタ１２
８、ANDゲートグループ２９及びORゲート１３
４を示している。ORゲート１３４の出力は直接
には、ANDゲートグループ２９とリード４７を
介して回路４０とを使用可能にせず、間接的に２
つの入力ANDゲート９０及び２つの入力ANDゲ
ート９１を介して使用可能にする。２入力AND
ゲート９０はORゲート１３４の出力からの信号
を第１の入力に受け、レジスタ１２８の出力から
の信号を第２の入力に受ける。後者の信号は例え
ばレジスタ１２８に含まれている最上位ビツトに
対応している。ANDゲート９０の出力はANDゲ
ートの組２９の使用可能入力端に接続されてい
る。ANDゲート９１は一方の入力端にORゲート
１３４の出力からの信号を受け、他方の入力端に
NOTゲート９２を介してレジスタ１２８の出力
からの信号すなわち反転形の最上位ビツトに対応
する信号を受ける。この場合に、デコーダ３４を
介しての別のマイクロコマンドの発生と多重飛越
し回路の使用可能化とが相互に排他的に発生す
る。

別の価値ある考察は複数の飛越し条件の相対優
先グループ割当てに対する基準に関するものであ
る。複数の飛越し条件は下降優先グループに従つ
て構成されていること、及び高い優先グループに
属する飛越し条件が試験され照合された時にはや
はり試験され照合された低い優先グループに属す
る飛越し条件をこえて先に実行されることは既に
知られている。大低の場合に、低い優先グループ
に属している条件だけを試験することが必要であ
る。これは、最優先の条件グループ内で補助メモ
リ３０が確実には照合されない条件を試験のため
に選択することを義務づけることによつて得られ
る。これはマイクロプログラムの設計において複
数のマシン状態の注意深いかつ厳密な試験を含
む。この負担を避けるには、最優先条件グループ
内に、照合されずかつ第１Ｂ図及び第３図のマル
チプレクサ３１，３２の入力端の１つに固定的に
印加される〓０〓に対応する条件を、既に説明し
たように〓１〓が条件なし飛越し能力を得るため
に入力の１つに固定的に印加されるのと同じ方法
で挿入することで十分である。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図は一体で本発明のマイク
ロプログラムされた制御ユニツトの好適実施例を
示し、第２Ａ図ないし第２Ｄ図は本発明の目的の
１つであるマイクロプログラムされた制御ユニツ
ト内のマイクロ命令に共通に使用されるフオーマ
ツトを示し、第３図は制御ユニツトのある要素を
更に詳細に示し、第４図は従来技術で知られてい
るマイクロプログラムされた制御ユニツト内の動
作シーケンスの発生を示すフローチヤート、第５
図はマイクロプログラムされた制御ユニツト内の
第４図の同じ動作シーケンスを示すフローチヤー
ト、第６図はマイクロプログラムされた制御ユニ
ツトの回路構成の可能な修正を示している。 １：レジスタ、３：メモリ、４：タイミングユ
ニツト、５：出力レジスタ、６：デコーダ、８：
バツフアレジスタ、９：増分回路、１０：加算回
路、１２，１６，２０：マルチプレクサ、２１：
第１の補助読取り／書込みメモリ、３０：第２の
補助読取り／書込みメモリ、３１，３２，３３：
選択及び条件試験回路、３４：デコーダ、４０：
優先回路、４５：飛越しアドレス選択回路、１２
８：状態レジスタ、１５３：デマルチプレクサ。

Claims (1)

1. 【特許請求の範囲】 １ 主制御メモリ；該主メモリのアドレス指定入
   力端に接続されたアドレスレジスタ；前記主メモ
   リの出力端に接続された主出力レジスタ；該主出
   力レジスタの出力端に接続されたマイクロコマン
   ドデコーダ；該デコーダの出力端から受けたマイ
   クロコマンドにより制御され、順次アドレスと、
   絶対若しくは相対の条件付き若しくは無条件飛越
   しアドレスと、を発生するアドレス指定回路を備
   える多重分岐能力を有するマイクロプログラムさ
   れた制御ユニツトであつて、 前記アドレスレジスタの内容の少なくとも１部
   分によりアドレス指定される第１の補助読取り／
   書込みメモリと、 前記第１の補助メモリの出力端に接続された補
   助出力レジスタと、 前記補助出力レジスタの内容によりアドレス指
   定される第２の補助読取り／書込みメモリと、 各々が、試験される複数の条件を受ける第１の
   入力、前記第２の補助メモリのいくつかの出力に
   接続された第２の選択入力及び１つの出力を備え
   ている、複数の条件選択回路と、 各々が、前記条件選択回路のうちの１つの出力
   に接続されている複数の入力と複数の出力とを有
   する優先選択回路と、 各々が前記優先選択回路の複数の出力のうちの
   １つに接続されている制御入力と、前記第２の補
   助メモリの複数の出力の組に接続された複数の入
   力の組と、前記アドレス指定回路に接続された出
   力の組と、を有する飛越しアドレス選択回路と、
   を備えることを特徴とする前記の多重分岐能力を
   有するマイクロプログラムされた制御ユニツト。 ２ 特許請求の範囲第１項記載の制御ユニツトに
   おいて、前記第１の補助メモリが前記主メモリの
   メモリ位置数より少ない数のメモリ位置数を有
   し、更に前記アドレスレジスタに含まれているア
   ドレスが前記第１の補助メモリのメモリ位置数よ
   り大きい時にマイクロコマンドによつて制御され
   て前記優先選択回路の出力をロツクする制御論理
   回路を備えることを特徴とする多重分岐能力を有
   するマイクロプログラムされた制御ユニツト。 ３ 特許請求の範囲第２項記載の制御ユニツトに
   おいて、前記補助出力レジスタの出力に接続され
   ている入力を有する付加のマイクロコマンド発生
   用の第２のデコーダ回路を備えることを特徴とす
   る多重分岐能力を有するマイクロプログラムされ
   た制御ユニツト。 ４ 特許請求の範囲第３項記載の制御ユニツトに
   おいて、前記第２のデコーダ回路の入力と前記補
   助レジスタの出力との間に介挿されていて、前記
   アドレスレジスタ中のアドレスが前記第１の補助
   メモリのメモリ位置数より大きい時に前記補助レ
   ジスタの出力をロツクするために前記制御論理回
   路により制御される制御ゲートグループを備える
   ことを特徴とする多重分岐能力を有するマイクロ
   プログラムされた制御ユニツト。