JPS59128643A - シ−ケンス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔利用分野〕 この発明は，構成が簡単で高速動作が可能なシーケンス
制御回路に関する。

〔従来技術〕

従来，各種機器のシーケンス制御はリレー．ＩＣ等のワ
イアードロジックで構成されていた。

しかしながら、最近では．ＬＳＩ技術の進歩に伴ない，
高速機器に壌いてはマイクロプログラミング方式のシー
ケンス制御回路が使用されるようになって舎た。

ところで、現在市販されているこのようなＬＳＩは、多
機能ではあるが、サイクルタイムに制限があり又価格も
高速度になるにつれ高価になるという欠点があった。

ｒ目　　的〕 本発明は高速動作可能なしかも構成が簡単で安価なシー
ケンス制御回路を提供する事を目的とする。

〔概　　要〕

本発明の特徴は、大部分のシーケンス制御回路は単に条
件分岐機能を具備したもののみで充分構成し得ることに
鑑み、シーケンス制御用ＬＳＩを使用する事なく単に条
件分岐機能のみを具備する構成にした点にある。

〔実施例〕

以下に本発明を実施例によって説明する。図において、
１は基本クロックａによってカウントアツプされるアド
レスカウンタ、２および３は一方がオンのとき他方はオ
フになるアドレスバスゲート、４はマルチプレクサ、５
はメモリアドレス信号が入力するマイクロプログラム用
メモリである。

また６はマイクロプログラム用メモリ５から読み出され
たメモリデータのうちのテストビットが入力するテスト
ビット用パイプラインレジスタ、７は前記メモリデータ
のうちのコントロールビットが入力するコントロールビ
ット用パイプラインレジスタ、８は分岐番地が入力する
分岐番地用パイプラインレジスタ、９はステップカウン
タ、１０は制御対象機器を示す。さらに、１１　　はテ
スト対象信号を示す。

次に５本実施例の動作を説明する。先ず、アドレスカウ
ンタ１が０からスタートする。この時マルチプレクサ４
の出力レベルがロー（Ｌ）であるとすると、第１のアド
レスバスゲート２はオンで、第２のアドレスバスゲート
３はオフになっている。

このため、アドレスカウンタ１から出力された０番地の
メモリアドレス信号すがマイクロプログラム用メモリ５
に入力され、該メモリ５から該Ｏ番地のメモリデータ（
マイクロプログラム）が出力される。メモリデータＣの
うち、テストビットはテストビット用パイプラインレジ
スタ６に格納され、コントロールビットはコントロール
ビット用パイプラインレジスタ７に格納され、さらに分
岐番地は分岐番地用パイプラインレジスタ８に格納され
る。コントロールビットがコントロールビット用パイプ
ラインレジスタ７に格納されると、制御対象機器１０は
このコントロール信号ｇにより制御される。

続いて５アドレスカウンタ１に基本クロックａが入力す
ると、アドレスカウンタ１は１加算される。そして、次
の番地がマイクロプログラム用メモリ５に与えられる。

以下同様にアドレスカウンタ１は１ずつ加算され、マイ
クロプログラム用メモリ５の番地は更新される。

ところで、テストビット選択信号ｄによって選択された
テスト対象信号１１がマルチプレクサ４に入力されてい
ると、テスト成立信号ｅがハイレベルになって、第２の
アドレスバスゲート３がオン、第１のアドレスバスゲー
ト２がオフになる。

このため、分岐番地用パイプラインレジスタ８に記憶さ
れている分岐番地信号ｆが第２のアドレスバスゲート３
を通ってマイクロプログラム用メモリ５に入力する。ま
た、この分岐番地信号ｆはアドレスカウンタ１に入力し
、アドレスカウンタ１にはこの分岐番地がセットされる
。

マイクロプログラム用メモリ５に、前記分岐番地信号が
与えられると、該メモリ５はこの分岐番地のメモリデー
タＣを各パイプラインレジスタ６゜７．８に出力する。

次の基本クロックが入力した時点で、テスト成立信号ｅ
がローレベルになると、第１のアトレア３〜′スケ”−
ト２は開かれ、第２のアドレスバスゲート３は閉じる。

また、アドレスカウンタ１では前記分岐番地に１が加算
される。このため、該分岐番地に１が加算されたメモリ
アドレス信号がマイクロプログラム用メモリ５に入力す
る。以下、アドレスカウンタ１は基本クロックが入力す
る毎に１ずつ加算される。

このようにテストビット選択信号ｄによって選択された
テスト対象信号１１がマルチプレクサ４に入力されてい
ると１分岐番地用パイプラインレジスタ８の内容によっ
て示されるアドレスに分岐されることζこなる。

メモリアドレス信号すが上記のように分岐番地に移ると
、コントロールビット用パイプラインレジスタ７には該
分岐番地信号によって指定されたアドレスに対応したコ
ントロール内容が記憶される。コントロールビット用パ
イプラインレジスタ７から出力されたコントロール信号
ｇは制御対象機器１０に送られ。制御対象機器１ｏは該
コントロール信号ｇによって制御される。

以上のように１本実施例によれば、マイクロプログラム
用メモリ５に入力する番地の移り変りに応じた番地内容
がコントロールビット用パイプラインレジスタ７にセッ
トされ、コントロール信号ｇは順次更新されることにな
る。このため、制御対象機器１０はシーケンスに制御さ
れる。

次に５本実施例によって同じメモリデータＣをｎ回繰返
して出す場合について説明する。この時には、カウンタ
′アップ信号１が入力するステップカウンタ９にれをセ
ットし、ステップカウンタ９の出力をマルチプレクサ４
に接続する。ステップカウンタ９からは、そのカウント
値がｎ未満の時はハイレベルでｎに等しくなるとローレ
ベルになるカウンタフル信号すが出力されるようになさ
れている。

したがって、テストビット選択信号ｄがマルチプレクサ
４によってカウンタフル信号りを選択すると、テスト成
立信号ｅはハイレベルとなシ、第２のアドレスバスゲー
ト３が開かれる。そして。

分岐番地用パイプラインレジスタに格納されていた分岐
番地信号ｆがアドレスバスゲート３を通って、マイクロ
プログラム用メモリ５に入力する。

第２のアドレスバスゲート３はステップカウンタ９の値
がｎになるまで開いているので、マイクロプログラム用
メモリ５にはｎ回連続して同じ番地が入力する。このた
め、パイプラインレジスタ６゜７および８には、ｎ回連
続して同じメモリデータＣが記憶される。

なお、本実施例において、制御対象機器１０の状態に応
じた制御を可能にするには、制御対象機器１０からのフ
ィードバック信号をテスト対象信号１１としてマルチプ
レクサ４に入力するようにすればよい。

〔効　果〕

以上のように、本発明によれば、アドレスカウンタに第
１および第２のアドレスバスゲートからなる条件分岐機
能を付加しただけであるので、ｍ成が簡単である。また
、多機能のＬｉ５Ｉを用いず。

単機能のアドレスカウンタを用いているので高速動作が
可能であり、かつ安価に作製することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図を示す。 ｌ・・・アドレスカウンタ、２，３・・・第１．第２の
アドレスバスゲート、４・・・マルチプレクサ、５・・
・マイクロプログラム用メモリ、６・・・テストビット
用パイプラインレジスタ、７・・・フントロールビット
用パイプラインレジスタ、８・・・分岐番地用パイプラ
インレジスタ、９・・・ステップカウンタ、　１０・・
・制御対象機器 代理人弁理士　平　木　道　人 外１名

Claims (2)

【特許請求の範囲】
1. （１）マイクロプログラミング方式によるシーケンス制
   御回路において、基本クロックが入力するアドレスカウ
   ンタ、メモリアドレスが入力すると。 該メモリアドレスに応じたメモリデータを出力するマイ
   クロプログラム用メモリ、該メモリデータが一時記憶さ
   れるパイプラインレジスタ、該パイプラインレジスタか
   ら出力されたテストビット選択信号によってテスト対象
   信号を選択するマルチプレクサ、該マルチプレクサの出
   力状１１１ζ応じて前記アドレスカウンタの出力および
   前記パイプラインレジスタから出力された分岐番地信号
   の一方を選択するアドレスバスゲートを具備したことを
   特徴とするシーケンス制御回路。
2. （２）前記メモリデータの一部を入力とするステップカ
   ウンタを設け、咳ステップカウンタの出力を前記マルチ
   プレクサに接続したことを特徴とする特許 回路。